JPH0488536A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH0488536A JPH0488536A JP20366190A JP20366190A JPH0488536A JP H0488536 A JPH0488536 A JP H0488536A JP 20366190 A JP20366190 A JP 20366190A JP 20366190 A JP20366190 A JP 20366190A JP H0488536 A JPH0488536 A JP H0488536A
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- 230000015654 memory Effects 0.000 title claims abstract description 76
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 16
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 7
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 7
- 102100024348 Beta-adducin Human genes 0.000 description 4
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 4
- 102100034004 Gamma-adducin Human genes 0.000 description 3
- 101000799011 Homo sapiens Gamma-adducin Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 125000001246 bromo group Chemical group Br* 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ制御回路に関し、特に複数のデータを並
列に転送するコンピュータにおけるデータ転送を容易に
したメモリ制御回路に関する。
列に転送するコンピュータにおけるデータ転送を容易に
したメモリ制御回路に関する。
従来、この種のメモリ制御回路は、メモリをバイト単位
に分け、それぞれのバイト単位のメモリにメモリ選択端
子を具備し、プロセッサからのアドレスが各バイト単位
のメモリのアドレスに接続され、プロセッサからのアド
レスの一部および転送バイト数を示す信号により、メモ
リ選択端子を制御するようになっていた。
に分け、それぞれのバイト単位のメモリにメモリ選択端
子を具備し、プロセッサからのアドレスが各バイト単位
のメモリのアドレスに接続され、プロセッサからのアド
レスの一部および転送バイト数を示す信号により、メモ
リ選択端子を制御するようになっていた。
このような従来のメモリ制御回路においてデータ転送を
行う場合には、例えば、次のようなサイクルが行われる
。
行う場合には、例えば、次のようなサイクルが行われる
。
いま、第３図に示すように、データバス幅が３２ビツト
のとき、データビット３１からデータビット２４を論理
アドレスＯ番地、データビット２３からデータビット１
６を論理アドレス１番地、デ−タビット１５からデータ
ビット８を論理アドレス２番地、データビット７からデ
ータビットＯを論理アドレス３番地とし、これらの４バ
イトがバイト単位の４個のメモリの物理アドレス０番地
に対応するものとする。同様にメモリの物理アドレス１
番地のデータビット３１から２４．２３から１．６．１
５から８および７から０がそれぞれ論理アドレス４番地
、５番地、６番地、および７番地に対応するものとする
。
のとき、データビット３１からデータビット２４を論理
アドレスＯ番地、データビット２３からデータビット１
６を論理アドレス１番地、デ−タビット１５からデータ
ビット８を論理アドレス２番地、データビット７からデ
ータビットＯを論理アドレス３番地とし、これらの４バ
イトがバイト単位の４個のメモリの物理アドレス０番地
に対応するものとする。同様にメモリの物理アドレス１
番地のデータビット３１から２４．２３から１．６．１
５から８および７から０がそれぞれ論理アドレス４番地
、５番地、６番地、および７番地に対応するものとする
。
このような、メモリ構成において、ブロモ・ノサから論
理アドレス２番地に４バイトの転送を行うと、論理アド
レス２番地、３番地、４番地、および５番地にアクセス
が必要なため、先ずメモリの物理アドレス０番地にアク
セスをして論理アドレス２番地と３番地にデータを転送
し、次にメモリの物理アドレス１番地をアクセスして論
理アドレス３番地と４番地にデータを転送しなければな
らず、２回のバスサイクルを必要とする。
理アドレス２番地に４バイトの転送を行うと、論理アド
レス２番地、３番地、４番地、および５番地にアクセス
が必要なため、先ずメモリの物理アドレス０番地にアク
セスをして論理アドレス２番地と３番地にデータを転送
し、次にメモリの物理アドレス１番地をアクセスして論
理アドレス３番地と４番地にデータを転送しなければな
らず、２回のバスサイクルを必要とする。
〔発明が解決しようとする課！り
このように従来のメモリ制御回路では、プロセンサから
のアドレスは全てのバイト単位のメモリに接続されてい
るため、各メモリのアドレスは同一値が供給され、複数
のバイトを並列運転するときに転送する論理アドレスが
データバスの幅によって区切られるメモリの物理アドレ
スの区切り目を含むときは、転送するバイト数がデータ
バスの幅以下にもかかわらず２回のハスサイクルを必要
とするという問題がある。
のアドレスは全てのバイト単位のメモリに接続されてい
るため、各メモリのアドレスは同一値が供給され、複数
のバイトを並列運転するときに転送する論理アドレスが
データバスの幅によって区切られるメモリの物理アドレ
スの区切り目を含むときは、転送するバイト数がデータ
バスの幅以下にもかかわらず２回のハスサイクルを必要
とするという問題がある。
本発明の目的は、このような条件においても、１回のバ
スサイクルでデータ転送を実現することを可能にしたメ
モリ制御回路を提供することにある。
スサイクルでデータ転送を実現することを可能にしたメ
モリ制御回路を提供することにある。
〔課題を解決するための手段］
本発明のメモリ制御回路は、プロセッサと、複数のバイ
ト単位に分けられたメモリと、前記プロセッサとメモリ
との間に接続されて複数のノ＼イトを並列転送させるデ
ータバスと、前記プロセッサとメモリとの間に接続され
たアドレスバスと、前記アドレスバスに接続され、アド
レスに対して加算を行ってメモリに供給することができ
る加算回路と、前記プロセッサからのアドレスの一部お
よび転送バイト数を示す信号により、前記アドレス加算
回路における加算の有無およびバイト単位のメモリを選
択する組合せ回路とを備えている。
ト単位に分けられたメモリと、前記プロセッサとメモリ
との間に接続されて複数のノ＼イトを並列転送させるデ
ータバスと、前記プロセッサとメモリとの間に接続され
たアドレスバスと、前記アドレスバスに接続され、アド
レスに対して加算を行ってメモリに供給することができ
る加算回路と、前記プロセッサからのアドレスの一部お
よび転送バイト数を示す信号により、前記アドレス加算
回路における加算の有無およびバイト単位のメモリを選
択する組合せ回路とを備えている。
例えば、プロセッサに接続されるアドレスバスは、その
一部が分けられ、この一部は組合せ回路に接続され、他
の部分は直接または加算回路を介して複数のメモリに接
続されている。
一部が分けられ、この一部は組合せ回路に接続され、他
の部分は直接または加算回路を介して複数のメモリに接
続されている。
本発明によれば、バイト単位に分けたメモリのアドレス
に設けた加算回路により、アドレスに対する加算を行い
、かつメモリを選択することで、バイト単位に異なった
アドレスに対して同時にアクセスすることができ、複数
バイトのデータ転送を１回のバスサイクルで転送するこ
とが可能となる。
に設けた加算回路により、アドレスに対する加算を行い
、かつメモリを選択することで、バイト単位に異なった
アドレスに対して同時にアクセスすることができ、複数
バイトのデータ転送を１回のバスサイクルで転送するこ
とが可能となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
プロセッサＣＰＵは３２ビツトのデータ幅を持ち、デー
タバスＤ−Ｂｕｓはバイト単位に分けられデータビット
３１から２４は２５６にバイトでデータ幅８ビツトのメ
モリＲＡＭＩのデータに接続され、同様にデータビット
２３から１６はメモリＲＡＭ２のデータに、データビッ
ト１５から８はメモリＲＡＭ３のデータに、データビッ
ト７からＯはメモリＲＡＭ４のデータにそれぞれ接続さ
れている。
タバスＤ−Ｂｕｓはバイト単位に分けられデータビット
３１から２４は２５６にバイトでデータ幅８ビツトのメ
モリＲＡＭＩのデータに接続され、同様にデータビット
２３から１６はメモリＲＡＭ２のデータに、データビッ
ト１５から８はメモリＲＡＭ３のデータに、データビッ
ト７からＯはメモリＲＡＭ４のデータにそれぞれ接続さ
れている。
プロセッサＣＰＵのアドレスは２０ビツトあり、そのう
ちアドレスビット１９から２までのアドレスバスＡ−Ｂ
ＵＳＩは加算回路ＡＤＤＩ、加算回路ＡＤＤ２．加算回
路ＡＤＤ３を通してメモリＲＡＭＩ、ＲＡＭ２．ＲＡＭ
３にそれぞれ供給され、メモリＲＡＭ４はアドレスビッ
ト１９から２までのアドレスバスＡ−ＢＵＳ２を直接に
接続する。
ちアドレスビット１９から２までのアドレスバスＡ−Ｂ
ＵＳＩは加算回路ＡＤＤＩ、加算回路ＡＤＤ２．加算回
路ＡＤＤ３を通してメモリＲＡＭＩ、ＲＡＭ２．ＲＡＭ
３にそれぞれ供給され、メモリＲＡＭ４はアドレスビッ
ト１９から２までのアドレスバスＡ−ＢＵＳ２を直接に
接続する。
アドレスビットＯと１のアドレスバスＡ−Ｂｕｓ２は４
つのメモリＲＡＭＩ〜ＲＡＭ４の選択に使用するため組
合せ回路ＭＸへ接続される。また、プロセッサＣＰＵか
らは転送バイト数を示す信号Ｓ１が組合せ回路ＭＸに出
力され４つのメモリＲＡＭＩ〜ＲＡＭ４の選択に使用す
る。
つのメモリＲＡＭＩ〜ＲＡＭ４の選択に使用するため組
合せ回路ＭＸへ接続される。また、プロセッサＣＰＵか
らは転送バイト数を示す信号Ｓ１が組合せ回路ＭＸに出
力され４つのメモリＲＡＭＩ〜ＲＡＭ４の選択に使用す
る。
組合せ回路ＭＸはアドレスバスＡ−ＢＵＳ２および転送
バイト数の信号Ｓ１により、加算回路ＡＤＤＩ、加算回
路ＡＤＤ２、および加算回路ＡＤＤ３のそれぞれに対し
てプラス１の加算の有無を指示し、メモリＲＡＭＩ、Ｒ
ＡＭ２．ＲＡＭ３およびＲＡＭ４のそれぞれの選択を行
う。
バイト数の信号Ｓ１により、加算回路ＡＤＤＩ、加算回
路ＡＤＤ２、および加算回路ＡＤＤ３のそれぞれに対し
てプラス１の加算の有無を指示し、メモリＲＡＭＩ、Ｒ
ＡＭ２．ＲＡＭ３およびＲＡＭ４のそれぞれの選択を行
う。
第２図はプロセッサが１６ビツトおよび３２ビツトの転
送を行った時のメモリ内部を示している。
送を行った時のメモリ内部を示している。
１つの小さな枡目が１バイトのデータを示し、枡目の中
の数字は論理アドレスを示している。また、枡目の左に
ある縦列の０．１．２の数字はメモリの物理アドレスを
示している。
の数字は論理アドレスを示している。また、枡目の左に
ある縦列の０．１．２の数字はメモリの物理アドレスを
示している。
１６ビツト転送（Ａ）の例では、論理アドレス“３”に
１６ビツト転送を行った場合である。プロセッサＣＰＵ
からアドレスバスＡ−ＢｔＪＳ１にはメモリの物理アド
レスとして“０゛が送出され、アドレスバスＡ−ＢｔＪ
Ｓ２には論理アドレスの下位として３”が送出される。
１６ビツト転送を行った場合である。プロセッサＣＰＵ
からアドレスバスＡ−ＢｔＪＳ１にはメモリの物理アド
レスとして“０゛が送出され、アドレスバスＡ−ＢｔＪ
Ｓ２には論理アドレスの下位として３”が送出される。
この場合、斜線で示す論理アドレス“３゛と“４”にデ
ータ転送が必要となるので、組合せ回路の出力として加
算回路ＡＤＤＩに対してプラス１の加算指示を出し、メ
モリＲＡＭＩとＲＡＭ４に選択信号を出すことにより、
メモリＲＡＭＩの物理アドレス°°１”の論理アドレス
“４゛と、メモリＲＡＭ４の物理アドレス°゛０″の論
理アドレス“３”を同時にアクセスをして１回のバスサ
イクルで転送する。
ータ転送が必要となるので、組合せ回路の出力として加
算回路ＡＤＤＩに対してプラス１の加算指示を出し、メ
モリＲＡＭＩとＲＡＭ４に選択信号を出すことにより、
メモリＲＡＭＩの物理アドレス°°１”の論理アドレス
“４゛と、メモリＲＡＭ４の物理アドレス°゛０″の論
理アドレス“３”を同時にアクセスをして１回のバスサ
イクルで転送する。
３２ビツト転送（Ｂ）の例では、論理アドレス“°１′
°に３２ビツト転送を行った場合である。プロセッサＣ
ＰＵからアドレスバスＡ−ＢＵＳＩにはメモリの物理ア
ドレスとして“０“が送出され、アドレスバスＡ−ＢＵ
Ｓ２には論理アドレスの下位として“１”が送出される
。この場合、斜線で示す論理アドレス“１” °“２”
′ ３”および“４“にデータの転送が必要となるので
、組合せ回路ＭＸの出力として加算回路ＡＤＤＩに対し
てプラス１の加算指示を出し、メモリＲＡＭＬ、ＲＡＭ
２゜ＲＡＭ３およびＲＡＭ４に対して選択信号を出すこ
とにより、メモリＲＡＭＩの物理アドレス°“１゛′の
論理アドレス°°４″と、メモリＲＡＭ２の物理アドレ
ス“０°”の論理アドレスパ１”と、メモリＲＡＭ３の
物理アドレス°゛０“の論理アドレス“２゛°と、メモ
リＲＡＭ４の物理アドレス“Ｏ１１の論理アドレス°“
３゛を同時にアクセスをして１回のバスサイクルで転送
する。
°に３２ビツト転送を行った場合である。プロセッサＣ
ＰＵからアドレスバスＡ−ＢＵＳＩにはメモリの物理ア
ドレスとして“０“が送出され、アドレスバスＡ−ＢＵ
Ｓ２には論理アドレスの下位として“１”が送出される
。この場合、斜線で示す論理アドレス“１” °“２”
′ ３”および“４“にデータの転送が必要となるので
、組合せ回路ＭＸの出力として加算回路ＡＤＤＩに対し
てプラス１の加算指示を出し、メモリＲＡＭＬ、ＲＡＭ
２゜ＲＡＭ３およびＲＡＭ４に対して選択信号を出すこ
とにより、メモリＲＡＭＩの物理アドレス°“１゛′の
論理アドレス°°４″と、メモリＲＡＭ２の物理アドレ
ス“０°”の論理アドレスパ１”と、メモリＲＡＭ３の
物理アドレス°゛０“の論理アドレス“２゛°と、メモ
リＲＡＭ４の物理アドレス“Ｏ１１の論理アドレス°“
３゛を同時にアクセスをして１回のバスサイクルで転送
する。
３２ビツト転送（Ｃ）の例では、論理アドレス゛２”に
３２ビツト転送を行った場合である。プロセッサＣＰＵ
からアドレスバスＡ−ＢＵＳＩにはメモリの物理アドレ
スとして“０”′が送出され、アドレスバスＡ−ＢＵＳ
２には論理アドレスの下位として°“２゛が送出される
。この場合、斜線で示す論理アドレス゛′２”“３゛１
１４ Ｉ＋および５゛にデータの転送が必要となるので
、組合せ回路ＭＸの出力として加算回路ＡＤＤＩおよび
加算回路ＡＤＤ２に対してプラス１の加算指示を出し、
メモリＲＡＭＩ、ＲＡＭ２ ＲＡＭ３およびＲＡＭ４
に対して選択信号を出すことにより、メモリＲＡＭＩの
物理アドレス゛°１“の論理アドレス“４′と、メモリ
ＲＡＭ２の物理アドレス“１″の論理アドレス“５゛と
、メモリＲＡＭ３の物理アドレス“′０”の論理アドレ
ス“２ｎと、メモリＲＡＭ４の物理アドレス“０゛の論
理アドレス゛３゛を同時にアクセスをして１回のバスサ
イクルで転送する。
３２ビツト転送を行った場合である。プロセッサＣＰＵ
からアドレスバスＡ−ＢＵＳＩにはメモリの物理アドレ
スとして“０”′が送出され、アドレスバスＡ−ＢＵＳ
２には論理アドレスの下位として°“２゛が送出される
。この場合、斜線で示す論理アドレス゛′２”“３゛１
１４ Ｉ＋および５゛にデータの転送が必要となるので
、組合せ回路ＭＸの出力として加算回路ＡＤＤＩおよび
加算回路ＡＤＤ２に対してプラス１の加算指示を出し、
メモリＲＡＭＩ、ＲＡＭ２ ＲＡＭ３およびＲＡＭ４
に対して選択信号を出すことにより、メモリＲＡＭＩの
物理アドレス゛°１“の論理アドレス“４′と、メモリ
ＲＡＭ２の物理アドレス“１″の論理アドレス“５゛と
、メモリＲＡＭ３の物理アドレス“′０”の論理アドレ
ス“２ｎと、メモリＲＡＭ４の物理アドレス“０゛の論
理アドレス゛３゛を同時にアクセスをして１回のバスサ
イクルで転送する。
３２ビツト転送（Ｄ）の例では、論理アドレス′“３“
に３２ビツト転送を行った場合である。プロセッサＣＰ
ＵからアドレスバスＡ−ＢＵＳ １にはメモリの物理ア
ドレスとして“０′°が送出され、アドレスバスＡ−Ｂ
ＵＳ２には論理アドレスの下位として“３゛が送出され
る。この場合、斜線で示す論理アドレス″３ ｎ “
４”“５゛′および“６”にデータの転送が必要となる
ので、組合せ回路ＭＸの出力として加算回路ＡＤＤＩ、
加算回路ＡＤＤ２および加算回路ＡＤＤ３に対してプラ
ス１の加算指示を出し、メモリＲＡＭＩ、ＲＡＭ２．Ｒ
ＡＭ３およびＲＡＭ４に対して選択信号を出すことによ
り、メモリＲＡＭＩの物理アドレス“１”の論理アドレ
ス“４”と、メモリＲＡＭ２の物理アドレス“１゛の論
理アドレス“５°゛と、メモリＲＡＭ３の物理アドレス
“０”の論理アドレス゛６”と、メモリＲＡＭ４の物理
アドレス“０”の論理アドレス“３′を同時にアクセス
をして１回のバスサイクルで転送する。
に３２ビツト転送を行った場合である。プロセッサＣＰ
ＵからアドレスバスＡ−ＢＵＳ １にはメモリの物理ア
ドレスとして“０′°が送出され、アドレスバスＡ−Ｂ
ＵＳ２には論理アドレスの下位として“３゛が送出され
る。この場合、斜線で示す論理アドレス″３ ｎ “
４”“５゛′および“６”にデータの転送が必要となる
ので、組合せ回路ＭＸの出力として加算回路ＡＤＤＩ、
加算回路ＡＤＤ２および加算回路ＡＤＤ３に対してプラ
ス１の加算指示を出し、メモリＲＡＭＩ、ＲＡＭ２．Ｒ
ＡＭ３およびＲＡＭ４に対して選択信号を出すことによ
り、メモリＲＡＭＩの物理アドレス“１”の論理アドレ
ス“４”と、メモリＲＡＭ２の物理アドレス“１゛の論
理アドレス“５°゛と、メモリＲＡＭ３の物理アドレス
“０”の論理アドレス゛６”と、メモリＲＡＭ４の物理
アドレス“０”の論理アドレス“３′を同時にアクセス
をして１回のバスサイクルで転送する。
以上説明したように本発明は、バイト単位に分けたメモ
リのアドレスに加算回路を設け、プロセッサからの信号
によって加算の有無を制御するように構成しているので
、バイト単位に異なったアドレスに対して同時にアク、
セスすることができ、１６ビツト、３２ビツト等の複数
バイトのデータ転送が任意のバイト位置に対して１回の
バスサイクルで転送できる効果がある。
リのアドレスに加算回路を設け、プロセッサからの信号
によって加算の有無を制御するように構成しているので
、バイト単位に異なったアドレスに対して同時にアク、
セスすることができ、１６ビツト、３２ビツト等の複数
バイトのデータ転送が任意のバイト位置に対して１回の
バスサイクルで転送できる効果がある。
第１図は本発明のメモリ制御回路の一実施例のブロック
図、第２図（Ａ）ないしくＤ）はそれぞれ異なるデータ
転送時のメモリ内部構成図、第３図は従来のデータ転送
を説明するためのメモリ内部構成図である。 ＣＰＵ・・・プロセッサ、ＲＡＭＩ〜ＲＡＭ４・・・メ
モリ、ＡＤＤＩ〜ＡＤＤ３・・・加算回路、ＭＸ・・・
組合せ回路、Ｄ−ＢＵＳ・・・データバス、ＢＵＳＩ。 Ａ−ＢＵＳ２・・・アドレスバス。
図、第２図（Ａ）ないしくＤ）はそれぞれ異なるデータ
転送時のメモリ内部構成図、第３図は従来のデータ転送
を説明するためのメモリ内部構成図である。 ＣＰＵ・・・プロセッサ、ＲＡＭＩ〜ＲＡＭ４・・・メ
モリ、ＡＤＤＩ〜ＡＤＤ３・・・加算回路、ＭＸ・・・
組合せ回路、Ｄ−ＢＵＳ・・・データバス、ＢＵＳＩ。 Ａ−ＢＵＳ２・・・アドレスバス。
Claims (1)
- 【特許請求の範囲】 １、プロセッサと、複数のバイト単位に分けられたメモ
リと、前記プロセッサとメモリとの間に接続されて複数
のバイトを並列転送させるデータバスと、前記プロセッ
サとメモリとの間に接続されたアドレスバスと、前記ア
ドレスバスに接続され、アドレスに対して加算を行って
前記メモリに供給することができる加算回路と、前記プ
ロセッサからのアドレスの一部および転送バイト数を示
す信号により、前記アドレス加算回路における加算の有
無およびバイト単位のメモリを選択する組合せ回路とを
備えることを特徴とするメモリ制御回路。 ２、プロセッサに接続されるアドレスバスは、その一部
が分けられ、この一部は組合せ回路に接続され、他の部
分は直接または加算回路を介して複数のメモリに接続さ
れてなる特許請求の範囲第１項記載のメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20366190A JPH0488536A (ja) | 1990-07-31 | 1990-07-31 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20366190A JPH0488536A (ja) | 1990-07-31 | 1990-07-31 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0488536A true JPH0488536A (ja) | 1992-03-23 |
Family
ID=16477759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20366190A Pending JPH0488536A (ja) | 1990-07-31 | 1990-07-31 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0488536A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112292A (ja) * | 1985-11-11 | 1987-05-23 | Nec Corp | メモリ回路 |
-
1990
- 1990-07-31 JP JP20366190A patent/JPH0488536A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112292A (ja) * | 1985-11-11 | 1987-05-23 | Nec Corp | メモリ回路 |
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