JPH0443444A - アドレス生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要請 本発明は、情報処理装置の記憶装置のアドレス生成方式
に関し、 命令に基づくアドレス算定用の加算器のビット巾を拡張
することなく加算器のビット巾を越えるアドレスを生成
することを目的とし、レジスタスタック内の少なくとも
１つのレジスタの内容を加算器をバイパスしてアドレス
バスへ送出するように構成する。

Ｕ産業上の利用分野］ 本発明は記憶装置のアドレス生成方式に関する。

Ｅ従来の技術］ 近年、記憶素子の高集積化に代表される記憶技術の進歩
と、データベースおよびユーザジョブ等のソフトウェア
資産の巨大化等の社会的要請とにより情報処理装置の記
憶装置は大容量化が著しく、この傾向は今後も益々増大
するものと予想される。記憶装置の大容量化は、主記憶
装置を大容量とすることは勿論であるが、その他に、拡
張記憶装置を新たに従来のＤＡＳＤと主記憶装置の中間
に位置付ける記憶装置として設けること等によって行な
われている。

しかしながら、上記のように記憶装置の大容量化を行な
う場合に、ある情報処理装置の仕様によって定められて
いるアドレスビット巾でアクセス可能なアドレス範囲を
越え、しかもその情報処理装置にそれまで蓄積されてき
た膨大なソフトウェア資産を損なうことなく記憶内容を
アクセスすることが必要である。

従来、論理仕様によってアドレスビット巾を拡張する方
法があるが、これはユーザプログラムに対する影響があ
るため適当でない。さらにこの方法は、命令のオペラン
ドによって指定される複数の数値を加算して実効アドレ
スを算出する加算器（以下ＥＡＧという）のビット巾の
拡張を必要とするため、ハードウェアの増大と動作の遅
延時間の増大を招きハードウェアの性能向上の要求に反
する。

ユーザプログラムに対する影響を除去するために、記憶
装置のアクセスにおける動的アドレス変換過程において
ユーザプログラムのアドレスに何等かのげたをはかせる
方法がある。

例えば、第５−１図に示すページテーブルエントリの未
定義ビット（２４〜３１ビツト）を第５−２図のように
、げたはかせのための値（Ｅｌ）として定義し、これを
上位ピットに転用することによって例えば１９ビツトの
ページフレーム実アドレスを２８ビツトに拡張すること
ができる。

この時には動的アドレス変換用のテーブル類は、オペレ
ーティングシステムの制御下にあるので、ユーザーはこ
れを意識する必要はないし、ＥＡＧのビット巾の拡張も
伴わない。

しかしながら、オペレーティングシステムは、この処理
の中に実アドレスを用いたメモリアクセス、例えば、主
記憶キーの設定、クリア等の処理を含みこれ等の処理の
場合、命令によってＥＡＧのピット巾でアクセスできる
範囲を越える記憶領域へ直接アクセスするこ士が必要と
なるが、従来ＥＡＧのビット巾を拡張を伴わずにこれを
行なえる方法がなかった。

口発明が解決しようとするｉ！ｆ！ＨＥ本発明は、上記
従来技術の欠点を除去し、ＥＡＧのビット巾でアクセス
可能な範囲を越える記憶領域へのアクセスをＥＡＧのビ
ット巾を拡張しないでも行なうことのできる簡単で費用
効果の大きい記憶装置のアドレス生成方式を提供するこ
とを目的とする。

［課題を解決するだめの手段］ 上記課題を解決するために、本発明による記憶装置のア
ドレス生成方式は、ベースアドレス、インデックスおよ
び変位を含む命令によってレジスタスタック内の上記ベ
ースアドレスおよびインデックスによって指定されるレ
ジスタの各内容と上記変位の即値とを加算器で加算し、
加算結果を実効アドレスとして記憶装置のアドレスバス
へ送出する情報処理装置において、上記レジスタスタッ
ク内の少なくとも１つのレジスタを指定する命令によっ
て、この少なくとも１つのレジスタの内容を上記加算器
をバイパスして上記アドレスバスへ送出する手段を具備
して構成される。

［作　用］ 本発明においては、レジスタスタック内の少なくとも１
つのレジスタを指定する命令を定義し、この命令によっ
て指定された上記少なくをも１つのレジスタの内容が加
算器をバイパスして直接アドレスバスへ送出される。こ
れによって加算器のビット巾で指定可能な範囲を越える
アドレスを生成することができる。

［実施例］ 以下、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明による記憶装置のアドレス生成方式の一
実施例を示す回路図である。

第１図に示すアドレス生成回路は通常のＲＸ形式命令ま
たは新たに定義されたＲＲＥ形式命令のいずれかによっ
て動作する。

ＲＸ形式命令はオペレーション：Ｉ−）’　（ＯＦＣ）
フィールド、レジスタオペランドＲ１および主記憶オペ
ランドからなり、主記憶オペランドはベースアドレスを
表わすＢ、フィールド、インデックスを表わすｘ２フィ
ールドおよび即値オペランドとしての変位を表わすＤ２
フィールドからなる。ＲＸ形式命令の主記憶オペランド
のアドレスは、Ｂ２およびＸ、フィールドで指定される
汎用レジスタの各内容とり、フィールドの即値とを加算
して算呂される。

ＲＲＥ形式命令はＯＦＣ部とレジスタオペランドＲ１お
よびＲ３からなり、レジスタを指定する。本実施例では
Ｒ２フィールドのみを用いてはん用レジスタ対を指定す
る。

ＲＸ形式命令およびＲＲＥ形式命令はそれぞれ命令レジ
スタ１および２にセットされる。

第１図において命令レジスタ】のＸ２およびＢ、フィー
ルドの出力端子はセレクタ４および５の各一方の入力端
子にそれぞれ接続される。

命令レジスタ１のＤ２フィールドの出力端子はラッチ回
路７の入力端子に接続される。

命令レジスタ２のＲ，フィールドの出力端子はセレクタ
４の他方の入力端子および加算器３の一方の入力端子に
接続される。加算器３の他方の入力端子には＋１が供給
され、その出力端子はセレクタ５の他方の入力端子に接
続される。

セレクタ４および５はＲＸ形式命令の場合には各一方の
入力端子を、ＲＲＥ形式命令の場合には各他方の入力端
子をそれぞれ選択するように構成されている。

セレクタ４および５の各出力はレジスタスタック６に供
給される。レジスタスタック６は多数の汎用レジスタか
らなり、入力されるレジスタ番号によって指定されるレ
ジスタの内容を出力する。レジスタスタック６の出力は
ラッチ回路８および９へ供給される。ラッチ回路８の出
力は加算器１０およびセレクタ１１に供給される。

ラッチ回路９の出力は加算器１０およびセレクタ１１に
供給される。ラッチ回路７の出力は加算器ＩＯへ供給さ
れる。

加算器ｌＯはラッチ回路７．８および９からの３つの入
力を加算し加算結果を実効アドレスとしてセレクタ１１
へ出力する。

セレクタ１１はＲＸ形式命令の場合には加算器１０の出
力を選択してアドレスバス１２へ出力し、ＲＲＥ形式命
令の場合にはラッチ回路８および９の出力を直接人力し
、後述のように加工することにより実効アドレスを生成
しアドレスバス１２へ出力するように構成される。

以下第１図に示す回路の動作について説明する。

ＲＸ形式命令の場合、命令レジスタ１のＸ。

およびＢ、フィールドがそれぞれセレクタ４および５を
介してレジスタスタック６に送られ、それぞれに対応す
るレジスタ番号によって指定されるレジスタの内容が読
み出されてラッチ回路８および９にセットされる。命令
レジスタ１のり、フィールドの内容はそのままラッチ回
路７にセットされる。加算器１０はラッチ回路７゜８お
よび９の出力を加算し、加算結果を実効アドレスとして
アドレスバス１２へ出力する。以降、動的アドレス変換
制御回路、キャッシュメモリ制御回路等を経由してアド
レス変換、げたはかせ等の加工がほどこされた後記憶装
蓋のアクセスに使用される。

つぎにＲＲＥ形式命令の場合について説明する。本実施
例では命令レジスタ２のＲ２フィールドで指定されるレ
ジスタスタック６内の偶数および奇数番号レジスタ対に
よって記憶装置のアドレスが指定される。レジスタスタ
ック６の偶数番号のレジスタを指定するＲ２フィールド
がセレクタ４を介してレジスタスタック６に送られる。

この偶数番号レジスタの内容はラッチ回路８にセットさ
れる。一方加算器３はＲ２フィールドの内容に＋１加算
し、上言己偶数番号と対になる奇数番号を発生する。こ
の奇数番号によって指定されるレジスタの内容が読み出
されラッチ回路９にセットされる。

ラッチ回路８および９にセットされた内容は直接セレク
タ１１へ出力され、ここで直列に結合される。セレクタ
１１はラッチ回路８および９の内容をそれぞれ上位およ
び下位ビットとするアドレスを構成しアドレスバス１２
へ出力する。

第２図は第１図に示す回路の動作の１例をレジスタスタ
ック６のビット巾が３２ビツトである場合について示す
。２Ｉおよび２２はそれぞれレジスタスタック６から読
み出された偶数および奇数番号のレジスタ対の内容を示
す。レジスタ対の内容２１および２２は直列に連結され
る。本実施例ではアドレス仕様上上位２４ビツトは無視
され４０ビツトのアドレスが生成される。

第３図は第１図の回路の他の動作例を示す。

３１はレジスタスタック６から読み出された単一のレジ
スタの内容を示す。このレジスタの内容は下位の分解能
が不要なビット（２４〜３１）を上位に回しかつ下位に
１２のゼロビットを付加して４０ビツトのアドレスを生
成する。この場合にはセレクタ１１は下位ビットを上位
に回す回路を有する。

第４図はさらに他の実施例で、記憶装置の最大実装可能
容量が１６ギガバイトの場合を示す。

第２図の実施例のように４０ビツトのアドレスを生成し
た後、４１に示すように上位６ビツトの論理和をとって
ビット５としてアドレスバスに出力する。この場合ビッ
ト５はアドレス指定の例外の検出に使用される。

さらに他の実施例として、実アドレスを用いてアクセス
される命令がある単位以下のアクセスが不要であるよう
な場合、例えば第３図のように４にバイト以下のアドレ
ス指定が不要である場合、アドレスバスには不要な部分
を除いて出力することも可能である。

上記の実施例では加算器１０の入力側にラッチ回路７，
８および９を設けてデータをラッチアップしているが必
ずしもこれに限定するものではなく、データのラッチア
ップをアドレスバスへの出口またはアドレスバスを受け
る側で行なうようにすることができることは勿論である
。

［発明の効果コ 本発明によれば加算器のビット巾を拡張することなく加
算器のビット巾で指定可能な範囲以上のアドレスをアク
セスする簡単で費用効果の大きいアドレス生成回路が得
られる。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図、第３図
、第４図は第１図の回路によるアドレス生成動作の例を
示す図、第５−１図、および第５〜２図は従来技術を説
明する図である。

Claims (1)

1. 【特許請求の範囲】 １、ベースアドレス、インデックスおよび変位を含む命
   令によって、レジスタスタック内の前記ベースアドレス
   およびインデックスによって指定されるレジスタの各内
   容と前記変位の即値とを加算器で加算し加算結果を実効
   アドレスとして記憶装置のアドレスバスへ送出する情報
   処理装置において、 前記レジスタスタック内の少なくとも１つ のレジスタを指定する命令によって、前記少なくとも１
   つのレジスタの内容を前記加算器をバイパスして前記ア
   ドレスバスへ送出し、これによって前記加算器のビット
   巾を越えるアドレスを生成する手段を具備したことを特
   徴とする記憶装置のアドレス生成方式。 ２、前記加算器のビット巾を越えるアドレスを生成する
   手段は、前記レジスタスタック内のレジスタ対を直列に
   連結して前記アドレスバスへ送出する手段を有すること
   を特徴とする請求項１記載の記憶装置のアドレス生成方
   式。 ３、前記加算器のビット巾を越えるアドレスを生成する
   手段は、記憶装置をアクセスするに必要最小限以下のア
   ドレスビットを上位のアドレスビットの転送に転用する
   手段を有することを特徴とする請求項１記載の記憶装置
   のアドレス生成方式。 ４、前記加算器のビット巾を越えるアドレスを生成する
   手段は、前記少なくとも１つのレジスタの連結によって
   構成されるアドレスの上位ビット部分の論理和をとって
   出力する手段を有することを特徴とする請求項２記載の
   記憶装置のアドレス生成方式。