JPH01188948A - テンプレートマッチング用アドレス生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、テンプレートマツチング用アドレス生成装
置に関し、特にデータフロー型情報処理装置のデータ対
生成部において行なわれるテンプレートマツチングのた
めのアドレスを生成する装置に関する。

［従来の技術］ 第５図は従来のデータフロー型情報処理装置の一例を示
すブロック図である。また、第６図は同装置におけるデ
ータパケットのフィールド構成を示す図である。

第５図において、プログラム記憶手段１はデータフロー
プログラムを記憶しており、第６図における入力データ
パケットの行先情報に基づいたアドレス指定によって、
次位の行先情報および次位の命令情報が読出され、当該
各読出情報を前記入力データパケットの行先フィールド
および命令フィールドに格納して出力するものである。

データ対生成手段２はプログラム記憶手段１から出力さ
れるデータパケットの待合わせ、すなわちカラー情報お
よび行先情報が一致する異なる２つのデータパケットの
検出を行ない、当該カラー情報および行先情報が一致す
る２つのデータパケットのうちの一方のデータパケット
のデータフィールドに格納されたオペランドデータを他
方のデータパケットに付加（データフィールドを追加す
る）して出力するものである。演算処理手段３はデータ
対、生成手段２から出力されるデータパケットに対して
所定の演算処理を施し、その結果を入力データパケット
のデータフィールドに格納して上記プログラム記憶手段
１に出力するものである。なお、４および５はプログラ
ム記憶手段１とデータ対生成手段２とをつなぐデー°夕
伝送路である。６はデータ対生成手段２と演算処理手段
３とをつなぐデータ伝送路である。さらに、７は演算処
理手段３とプログラム記憶手段１とをつなぐデータ伝送
路である。

データパケットがプログラム記憶手段１−データ対生成
手段２−演算処理手段３−プログラム記憶手段］・・・
とまわり続けることにより、プログラム記憶手段１に記
憶されたデータフロープログラムに基づいて演算処理が
進行する。

また、第７図にプログラム記憶手段１における記憶内容
のフィールド構成の一部を示す。さらに、第８図にデー
タ対生成手段２の一例であるマツチングメモリのフィー
ルド構成を示す。

従来、この種の情報処理装置では、情報処理学会節３４
口金国大会講演論文集２Ｑ−７，２４９頁〜２５０頁（
昭和６２年）に見られるように、データ対生成手段２と
してマツチングメモリを使用してテンプレートマツチン
グを行なう場合、マツチングメモリへのアクセスに対し
て第６図に示すカラーフィールドの内容（第１のテンプ
レートパターン）および行先フィールドの内容（第２の
テンプレートパターン）にハツシュ演算を施して得られ
る値をアドレス（これをハツシュアドレスという）とし
て用いることにより、当該マツチングメモリの物理的ア
ドレス空間の有効利用が図られている。すなわち、上記
第１のテンプレートパターンおよび第２のテンプレート
パターンのそれぞれの全ビットを組合わせてアドレスを
生成すると、マツチングメモリのアドレス数が膨大なも
のとなり、装置が大型かつ複雑なものとなってしまう。

そこで、上記第１のテンプレートパターンの一部と第２
のテンプレートパターンの一部とを抜き出し組合わせて
マツチングメモリのアドレスを生成すること（この特許
では、これをハツシュ演算という）により、マツチング
メモリのアドレス数の低減を図っている。

［発明が解決しようとする課題］ ところで、上記のように複数のテンプレートパターンの
それぞれの一部の組合わせからなるパターンをマツチン
グメモリのアドレスに対応させてテンプレートマツチン
グを行なう従来の方式では、各テンプレートから抜き出
すビット数はそれぞれ固定的に定められていた。

しかしながら、各テンプレートパターンが必要とするア
ドレス数（ビット数に対応）はアプリケーションによっ
て固定的でなく、他方マツチングメモリのアドレスの総
数は容易に変えられないため、従来のテンプレートマツ
チング方式では同一のハツシュアドレスを有する異なる
複数のデータがアクセス競合（これをハツシュ衝突とい
う）を起こすことが多くなり、テンプレートマツチング
の効率が低下するという問題点があった。

この発明は、上記のような従来のものの問題点を解消す
るためになされたもので、アプリケーションの変更に対
しても柔軟に対応でき、常に効率の良いテンプレートマ
ツチングを行ない得るようなテンプレートマツチング用
アドレス生成装置を提供することを目的とする。

［課題を解決するための手段］ この発明に係るテンプレートマツチング用アドレス生成
装置は、複数のテンプレートパターンのそれぞれの一部
の組合わせからなるパターンをアドレスとしてマツチン
グメモリをアクセスしテンプレートマツチングを行なう
情報処理装置において、マツチングメモリのアドレスを
生成する際に外部から入力された制御データに基づいて
複数のテンプレートパターンの混合比率を変更するため
の手段を備えるようにしたものである。

［作用］ この発明においては、アプリケーションの変更に応じて
各テンプレートパターンの混合比率を変更することによ
り、アプリケーションごとに適切なテンプレートパター
ンとマツチングメモリのアドレスの割当てを柔軟に変更
することができ、テンプレートマツチングの効率を上げ
ることができる。

［実施例コ 第１図はこの発明の一実施例の構成を示す概略ブロック
図である。図において、この実施例では、Ｎビットを有
する第１のテンプレートパターン（たとえばカラー情報
）ＴＩの下位０１ビツトｔ１と、Ｎ２ビットを有する第
２のテンプレートパターン（たとえば行先情報）Ｔ２の
下位ｎ２ビツトｔ２とから記憶手段（マツチングメモリ
）２０のアドレスを生成する装置として構成されている
。

上記ｔ１のうち下位ｊビットｔｌｂおよび上記ｔ２のう
ち下位にビットｔ２ｂはそれぞれ記憶手段２０に直接与
えられる。また、ｔｌのうち上位ｍビットｔｌａおよび
ｔ２のうち上位ｍビットｔ２ａはそれぞれアドレス割当
部１０に与えられる。

このアドレス割当部１０は、外部からの制御データ（た
とえばアプリケーションの変更に応じて切換えられる）
３０に応じて上記ｔｌａとｔ２ａを組合わせ、ｍビット
のアドレス信号ｔ３を生成するものである。記憶手段２
０は、第１のテンプレートパターンＴ１からのアドレス
信号ｔｌｂと第２のテンプレートパターンＴ２からのア
ドレス信号ｔ２ｂとアドレス割当部１０からのアドレス
信号ｔ３とを組合わせて得られるアドレスデータによっ
てアクセスされる構成となっている。したがって、記憶
手段２０は上記組合わせによって得られるアドレスデー
タと１対１に対応するアドレスを有している。

なお、上記実施例において各テンプレートパターンおよ
び記憶手段２０のアドレスデータのビット数は任意に設
定し得るが、以下にはｔｌａ、ｔ２ａおよびｔ３がそれ
ぞれ有するｍビットを３ビツトとして上記実施例のさら
に詳細な構成を説明する。

第２図および第３図は、第１図に示すアドレス割当部１
０の回路構成の一例を示す図である。まず、第２図に示
すごとく、２ビツトの制御データ３０　（ＡＯ，ＡＩ）
は、ＮＯＲゲート１１．インバータ１２およびＮＡＮＤ
ゲート１３によって３ビツトの制御データＢＯ，Ｂｌ、
Ｂ２に変換される。なお、入力制御データＡＯ，ＡＩと
変換後の制御データＢＯ，Ｂｌ、Ｂ２との対応関係を第
４図に示しておく。

次に、第３図に示すごとく、クロックドゲート１４ａ、
１４ｂ、１４ｃには、それぞれ、第１図に示す第１のテ
ンプレートパターンＴ１のｔｌａから得られる３ビツト
のアドレス信号Ｃ１０，Ｃ１１、Ｃ１２が入力される。

また、クロックトゲ−１１５ａ、１５ｂ、１５ｃには、
それぞれ、第１図に示す第２のテンプレートパターンＴ
２のｔ２ａから得られるアドレス信号Ｃ２０，Ｃ２１゜
Ｃ２２が入力される。第２図に示す回路によって得られ
た３ビツトの制御データＢＯ，Ｂｌ、Ｂ２は、それぞれ
、クロックドゲート１４ａ、１４ｂ。

１４ｃの各クロック端子にそのまま与えられるとともに
、クロックドゲート１５ａ、１５ｂ、１５Ｃの各クロッ
ク端子に反転して与えられる。クロックドゲート１４ａ
および１５ａの出力、１４ｂおよび１５ｂの出力、１４
ｃおよび１５ｃの出力は、それぞれ統合されて前記アド
レス信号ｔ３のビットＤＯ，ＤＩ、Ｄ２となる。

上記のような構成において、クロックドゲート１４ａ、
１４ｂ、１４ｃは、それぞれ、制御データＢＯ，Ｂｌ、
Ｂ２がたとえばハイレベルのときにビット入力ＣＩＯ，
Ｃ１ｌ、Ｃ１２を通過させる。一方、クロックドゲート
１５ａ、１５ｂ、１５ｃは、それぞれ、制御データＢＯ
，Ｂｌ、Ｂ２がたとえばローレベルのときにビット人力
Ｃ２０゜Ｃ２１，Ｃ２２を通過させる。したがって、制
御データＢＯ，Ｂｌ、Ｂ２とアドレス信号ＤＯ，Ｄｌ、
Ｄ２との関係は第４図に示すごとくになる。

すなわち、アドレス割当部１０は、制御データ３０に応
じて、アドレス信号ＣＩＯ，Ｃ１ｌ、Ｃ１２およびアド
レス信号Ｃ２０，Ｃ２１，Ｃ２２を適当な比率で混合し
、３ビツトのアドレス信号ＤＯ，ＤＩ、Ｄ２を作成する
。これによって、アプリケーションの変更に応じて第１
のテンプレートパターンＴ１と第２のテンプレートパタ
ーンＴ２とが記憶手段２０のアドレスに対して占める割
合を変更することができ、常にアプリケーションに応じ
た適切なアドレスを生成することができる。

その結果、記憶手段２０においていわゆるハツシュ衝突
を起こす確立が少なくなり、テンプレートマツチングの
効率を高めることができる。

［発明の効果］ 以上のように、この発明によれば、アプリケーションご
とに適切なテンプレートパターンとマツチングメモリの
アドレスの割当を柔軟に変更することができ、テンプレ
ートマツチングの効率を上げることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す概略ブロック
図である。 第２図および第３図は第１図に示すアドレス割当部１０
の構成の一例を示す回路図である。 第４図はアドレス割当部１０に入力される２ビツトの制
御データＡＯ，Ａｌと第２図に示す回路で作成される３
ビツトの制御データＢＯ，Ｂｌ。 Ｂ２との関係およびこれら制御データとアドレス割当部
１０から出力される３ビツトのアドレス信号Ｄｏ、ＤＩ
、Ｄ２との関係を示す図である。 第５図は従来のデータフロー型情報処理装置の一例の構
成を示すブロック図である。 第６図は第５図の従来装置におけるデータパケットのフ
ィールド構成を示す図である。 第７図は第５図の従来装置におけるプログラム記憶手段
の記憶内容のフィールド構成の一部を示す図である。 第８図は第５図の従来装置におけるデータ対生成手段の
マツチングメモリのフィールド構成を示す図である。 図において、１はプログラム記憶手段、２はデータ対生
成手段、３は演算処理手段、Ｔ１は第１のテンプレート
パターン、Ｔ２は第２のテンプレートパターン、１０は
アドレス割当部、２０は記憶手段、３０は制御データを
示す。

Claims (1)

1. 【特許請求の範囲】 　複数のテンプレートパターンのそれぞれの一部の組合
   わせからなるパターンをアドレスとしてマッチングメモ
   リをアクセスしテンプレートマッチングを行なう情報処
   理装置において、 前記マッチングメモリのアドレスを生成する際に、外部
   から入力される制御データに基づいて、前記複数のテン
   プレートパターンの混合比率を変更するための手段を備
   える、テンプレートマッチング用アドレス生成装置。