DE19641237A1 - Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicher­ vorrichtung mit einer gefalteten Bitleitungsstruktur, und insbesondere eine Halbleiterspeichervorrichtung mit einer ge­ falteten Bitleitungsstruktur und einer Aufteilung einer Hauptbitleitung in zwei gleiche Teile zum Zwecke einer bidi­ rektionalen Benutzung.

Im allgemeinen sind einer der wichtigsten Faktoren bei einem Speicherprodukt seine Herstellungskosten. Um die Kosten zu reduzieren, müssen die Verbesserung der Ausbeute und die An­ wendung eines einfachen und ökonomischen Herstellungsprozes­ ses berücksichtigt werden. Weiterhin kann ein Anstieg der An­ zahl von Chips, die in einem Wafer integriert sind, als ko­ stenreduzierend betrachtet werden, was im allgemeinen durch ein Abwärtsskalieren der Designregel in einem Design reali­ siert werden kann. Die Teile, welche in einem hochintegrier­ ten Gigabit-Speicher zuviel Platz wegnehmen, sind die Zellen und ein Leseverstärker. Wenn die Leseverstärker anzahlmäßig im selben Verhältnis wie die Zellen gemäß der Erhöhung einer Speicherintegration ansteigen, kann die Größe eines Chips da­ durch reduziert werden, daß die Anzahl von Leseverstärkern aus den Komponenten eines DRAM erniedrigt wird. Man erwartet, daß als ein Verfahren zur Lösung dieser Aufgabe die Anwendung einer gefalteten Bitleitungsstruktur eine der Kerntechnolo­ gien der kommenden Speicherprodukte wird.

Fig. 1 ist ein teilweises Schaltungsdiagramm eines herkömm­ lichen DRAM mit einer gefalteten Bitleitungsstruktur. Wie in Fig. 1 gezeigt, ist die gesamte mit einer Zelle verbundene Bitleitung in m Unterbitleitungen SBi und /SBi (1im) aufge­ teilt. Jeweilige Unterbitleitungen werden mit Hauptbitleitun­ gen MB und /MB mittels eines Schalttransistors verbunden, der ein Blockauswahlsignal BS als "EIN" und "AUS" empfängt. Dem­ zufolge wird, falls auf eine Zelle zugegriffen wird, um in einer gefalteten Bitleitungsstruktur, wie oben beschrieben, einen Lese- oder Schreibvorgang durchzuführen, nur das Block­ auswahlsignal BS der Unterbitleitungen, die mit der Zelle verbunden sind, aktiviert und mit den Hauptbitleitungen MB und /MB verbunden, aber die übrigen Unterbitleitungen sind von den Hauptbitleitungen MB und /MB getrennt. Die gesamte Kapazität der Bitleitungen kann bei einem Lesebetriebs nicht erhöht werden, sogar falls die Gesamtanzahl von mit den Hauptbitleitungen über die Unterbitleitungen verbundenen Zel­ len im Vergleich mit einer Einzelbitleitungsstruktur erhöht wird. Aus diesem Grund kann die Größe einer Zelle durch Erhö­ hen der Anzahl der mit den Bitleitungen verbundenen Zellen und Erniedrigen der Anzahl von bei einem gesamten Speicher­ chip benutzten Leseverstärkern beträchtlich reduziert werden. Im allgemeinen sind der Widerstand und die Kapazität einer Unterbitleitung, die aus Wolfram-Polysilizid (W-Polysilizid; WSi₂ + Polysilizium) hergestellt ist, groß und diejenigen ei­ ner Hauptbitleitung, welche aus einem Metalldraht hergestellt ist, klein, so daß es möglich ist, eine Lesegeschwindigkeit bei einem Schreib/Lese-Betriebs aufrechtzuerhalten.

Fig. 2 ist ein teilweise Schaltungsdiagramm eines weiteren üblichen DRAM mit einer gefalteten Bitleitungsstruktur, wel­ che in einem 256MB-DRAM von Mitsubishi angewendet wird. Eine Zellenmatrix besteht aus einer offenen Bitleitungsstruktur. 32 Unterbitleitungen, die mit 32 Zellen verbunden sind, wer­ den mit einer Hauptbitleitung mittels eines Blockauswahlsi­ gnals (BSi, 1im) verbunden. 1024 Zellen sind demzufolge mit der Hauptbitleitung verbunden, so daß die Anzahl von mit der Hauptbitleitung verbundenen Zellen im Vergleich mit der übli­ chen Einzelbitleitungsstruktur von Fig. 1 (im allgemeinen sind 128 Zellen mit jeder Bitleitung bei einer herkömmlichen Einzelbitleitungsstruktur verbunden) erhöht werden kann. Wei­ terhin ist es, da die Hauptbitleitung aus MB1a und MB1b und MB2a und MB2b in einer gefalteten Form besteht, möglich, das Problem des Rauschens einer offenen Bitleitung in gewissem Ausmaß zu beheben.

Im Fall der Anwendung einer üblichen gefalteten Bitlei­ tungsstruktur auf ein Speicherprodukt jedoch ist der Herstel­ lungsprozeß schwierig, und die Ausbeute kann reduziert sein, da die Breite und der Raum einer Hauptbitleitung, die aus ei­ nem Metalldraht hergestellt ist, derart hergestellt werden müssen, daß sie eine minimale Paßgröße aufweisen.

Dementsprechend ist die vorliegende Erfindung auf eine Halb­ leiterspeichervorrichtung gerichtet, die im wesentlichen ei­ nes oder mehrere der Probleme aufgrund der Beschränkungen und Nachteile des Standes der Technik umgeht.

Eine Aufgabe der vorliegenden Erfindung ist es, eine Halblei­ terspeichervorrichtung zu schaffen, durch die die Herstel­ lungskosten eines Speicherprodukts aufgrund reduzierter Chipgröße durch Erhöhen der Anzahl mit Bitleitungen verbunde­ nen Zellen und Erniedrigen der Gesamtanzahl von Leseverstär­ kern reduziert werden können.

Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeichervorrichtung zu schaffen, deren Herstel­ lungsprozeß durch Verdopplung des Hauptbitleitungs-Teilungs­ maßes vereinfacht ist.

Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeichervorrichtung zu schaffen, deren Leistungs­ verbrauch durch Erniedrigen der Anzahl von Hauptbitleitungen und Teilen jeweiliger Hauptbitleitungen in zwei gleiche Teile zum Zweck einer bidirektionalen Benutzung reduziert ist.

Weitere Merkmale und Vorteile der Erfindung werden in der folgenden Beschreibung angeführt werden und werden teilweise aus der Beschreibung klar erscheinen oder können durch Aus­ führung der Erfindung erlernt werden. Die Aufgaben und weiter Vorteile der Erfindung werden durch die in der geschriebenen Beschreibung besonders hervorgehobenen Struktur und die dies­ bezüglichen Ansprüche sowie die angehängten Zeichnungen rea­ lisiert und erhalten.

Um diese und weitere Vorteile in Übereinstimmung mit dem Zweck der vorliegenden Erfindung zu erreichen, wie als Aus­ führungsform angeführt und umfassend beschrieben, weist die Halbleitervorrichtung mit einer Zellenmatrix mit einer gefal­ teten Bitleitungsstruktur gemäß einer Ausführungsform der vorliegenden Erfindung auf:
Hauptbitleitungen MB1 und MB2 und m Unterbitleitungen SB1i und SB2i (1im);
Leseverstärker, die mit jeweiligen beiden Enden der Hauptbit­ leitungen verbunden sind;
zwei Unterbitleitungs-Blockauswahlschalteinrichtungen zum Verbinden der Hauptbitleitung mit jeweiligen Unterbitleitun­ gen gemäß einem Blockauswahlsignal SBi; und
eine Hauptbitleitungs-Teilungsschalteinrichtung, die zwischen den zwei Unterbitleitungs-Blockauswahlschalteinrichtungen an­ geschlossen ist, zum Teilen der Hauptbitleitung in zwei glei­ che Teile gemäß einem Hauptbitleitungs-Teilungssignal.

Eine weitere Ausführungsform der vorliegenden Erfindung weist auf:
Hauptbitleitungen MB1 und MB2 und m Unterbitleitungen SB1i und SB2i;
Leseverstärker, die mit jeweiligen beiden Enden der Hauptbit­ leitung verbunden sind;
zwei Unterbitleitungs-Blockauswahltransistoren zum Verbinden der Hauptbitleitung mit jeweiligen Unterbitleitungen gemäß einem Blockauswahlsystem BSi; und
zwei reihenverbundene Hauptbitleitungs-Teilungstransistoren die zwischen den zwei Unterbitleitungs-Blockauswahltransisto­ ren angeschlossen sind, zum Teilen der Hauptbitleitung in zwei Teile gemäß einem Hauptbitleitungs-Teilungssignal MBSn.

Weiterhin sind die Unterbitleitungs-Blockauswahltransistoren, die an jedem Ende der Hauptbitleitung und der Unterbitleitung angeordnet sind, und Hauptbitleitungs-Teilungstransistoren einzeln gebildet.

Man sollte verstehen, daß die vorhergehende allgemeine Be­ schreibung und die nachstehende detaillierte Beschreibung beispielhaft und illustrativ sind und eine weitere Erklärung der beanspruchten Erfindung geben sollen.

Die begleitenden Zeichnungen, die enthalten sind, um ein wei­ teres Verständnis der Erfindung zu liefern und in der Be­ schreibung enthalten sind und einen Teil der Beschreibung bilden, illustrieren Ausführungsformen der Erfindung und die­ nen zusammen mit der Beschreibung zur Erklärung der Prinzi­ pien der Zeichnungen.

In den Figuren zeigen:

Fig. 1 ein teilweises Schaltungsdiagramm eines üblichen DRAM mit einem gefalteten Bitleitungsstruktur;

Fig. 2 ein teilweises Schaltungsdiagramm eines weiteren üblichen DRAM mit einer gefalteten Bitlei­ tungsstruktur;

Fig. 3A ein teilweises detailliertes Schaltungsdiagramm des DRAM gemäß einer ersten Ausführungsform der vorlie­ genden Erfindung;

Fig. 3B und 3C Betriebsdarstellungen des DRAM, das in Fig. 3A il­ lustriert ist;

Fig. 3D ein detailliertes Schaltungsdiagramm des DRAM gemäß einer ersten Ausführungsform der vorliegenden Er­ findung;

Fig. 4 ein Diagramm zum Illustrieren der Erzeugung eines Blockauswahlsignals und eines Hauptbitleitungs-Tei­ lungssignals, wie in Fig. 3 gezeigt;

Fig. 5A ein teilweises detailliertes Schaltungsdiagramm des DRAM gemäß einer zweiten Ausführungsform der vor­ liegenden Erfindung;

Fig. 5B und 5C Betriebsdarstellungen des DRAM, das in Fig. 5A il­ lustriert ist;

Fig. 5D ein detailliertes Schaltungsdiagramm des DRAM gemäß einer zweiten Ausführungsform der vorliegenden Er­ findung;

Fig. 6 ein Diagramm zum Illustrieren der Erzeugung eines Blockauswahlsignals und eines Hauptbitleitungs-Tei­ lungssignals, wie in Fig. 5 gezeigt.

Es wird nun detailliert auf die bevorzugten Ausführungsformen der vorliegenden Erfindung, von denen Beispiele in den be­ gleitenden Zeichnungen illustriert sind, Bezug genommen.

Bei der ersten Ausführungsform der vorliegenden Erfindung, die in Fig. 3A gezeigt ist, sind n Unterbitleitungen SB1i und SB2i jeweils mit Hauptbitleitungen MB1 und MB2 über einen Schalttransistor (= einen Unterbitleitungs-Blockauswahltransi­ stor), der durch ein Blockauswahlsignal BSi (1im) jeweils verbunden. Ein weiterer Schalttransistor (ein Hauptbitlei­ tungs-Teilungstransistor), dessen Betrieb durch ein Hauptbit­ leitungs-Teilungssignal MBSj (1jn) gesteuert ist, liegt zwischen den zwei Unterbitleitungsblöcken und dient als Schalter zum Teilen der Hauptbitleitung in zwei gleiche Teile. n(=m/2) Exemplare dieser Schalttransistoren werden für m Unterbitleitungen benötigt, da sie zwischen den zwei Unter­ bitleitungsblöcken angeordnet sind.

Fig. 3B und 3C sind Betriebsdarstellungen des in Fig. 3A dargestellten DRAM.

Fig. 3B ist eine Darstellung eines Betriebs im Fall des Le­ sens oder Schreibens der Zelle der Unterbitleitungen SB11 und SB21, und Fig. 3C ist eine Darstellung des Betriebs im Fall des Zugriffs auf die Zelle der Unterbitleitungen SB12 und SB22.

Wie in Fig. 3B gezeigt, wird, wenn auf die Zelle der Unter­ bitleitungen SB11 und SB21 zugegriffen wird, nur ein Block­ auswahlsignal (BS1) von "Masse" auf "eine Hochspannung Vpp" vor der Aktivierung einer Wortleitung aktiviert, und alle weiteren Blockauswahlsignale (BSi, 2im) werden auf einem vorgeladenen Zustand, einer Massespannung, gehalten. Von der Hauptbitleitungs-Teilungssignalen MBSj, welche auf "Vpp" in einem vorgeladenen Zustand gehalten werden, ändert sich nur das MBS1-Signal von "Vpp" auf "Vss", um so die jeweiligen Hauptbitleitungen MB1 und MB2 in zwei Teile zu teilen. Dann wird die Unterbitleitung SB11 mit der Hauptbitleitung MB1a verbunden, und ein Leseverstärker 11 führt einen Lesebetrieb mit der Hauptbitleitung MB2a als Bezugsbitleitung aus. In ähnlicher Weise ist die Unterbitleitung SB21 mit der Haupt­ bitleitung MB2b verbunden, und ein Leseverstärker 12 führt einen Lesebetrieb mit der Hauptbitleitung MB1b als Bezugsbit­ leitung aus.

In Fig. 3C wird, wenn auf die Zelle der Unterbitleitungen SB12 und SB22 zugegriffen wird, die Unterbitleitung SB12 mit der Hauptbitleitung MB1a verbunden, und ein Lesebetrieb wird durch den Leseverstärker 11 mit der Hauptbitleitung MB2a als Bezugsbitleitung ausgeführt. Die Unterbitleitung SB22 ist mit der Hauptbitleitung MB2b verbunden, und ein Lesebetrieb wird durch den Leseverstärker 12 mit der Hauptbitleitung MB1b als Bezugsbitleitung ausgeführt. Sogar im Fall eines Schreibbe­ triebs sind die Unterbitleitungen mit den Hauptbitleitungen, wie oben beschrieben, verbunden.

Fig. 3D ist ein detailliertes Schaltungsdiagramm des DRAM gemäß einer ersten Ausführungsform der vorliegenden Erfin­ dung, welche eine gefaltete Bitleitungsstruktur auf eine ge­ samte Zellenmatrix mit einer offenen Bitleitungsstruktur an­ wendet. Wie in der Zeichnung gezeigt, koexistieren Blockaus­ wahlsignale (BSi, 1im) und Hauptbitleitungs-Teilungssignale (MBSj, 1jn), um so jeweilige Unterbitleitungen gleichzeitig zu steuern. Zur Vereinfachung ist eine teilweise Wortleitung in der Zeichnung gezeigt.

Fig. 4 ist ein Schaltungsdiagramm zum Illustrieren der Er­ zeugung eines Blockauswahlsignals BSi und eines Hauptbitlei­ tungs-Teilungssignals MBSj, wie in Fig. 3 gezeigt, welches aufweist:
einen Adressenpuffer 21 zum Puffern einer empfangenen Adresse als Adreßanschluß;
einen Dekodierer 22 für eine niederwertige Adresse zum Deko­ dieren des gepufferten Adreßsignals von dem Adressenpuffer 21;
zumindest zwei Blockauswahlsignal-Generatoren 23 zum Übertra­ gen des von dem Dekodierer 22 für eine niederwertige Adresse empfangenen Signals an den Gateanschluß des Unterbitleitungs- Blockauswahltransistors über zwei reihenverbundene Inverter und einen Pegelumsetzer; und
zumindest einen Hauptbitleitungs-Teilungssignalgenerator 24 zum Übertragen eines Ausgangssignals, das aus den zwei Block­ auswahlsignalen des Dekodierers 22 für eine niederwertige Adresse resultiert, als ein NOR-Gatter-Eingangssignal an den Gateanschluß des Hauptbitleitungs-Teilungstransistors über den Pegelumsetzer.

Bei einem Lese- oder Schreibbetrieb wird eine niederwertige Adresse von externen Adreßanschlüssen A0, A1, . . . und An an den Adressenpuffer 21 übertragen und dann durch den Dekodie­ rer 22 für eine niederwertige Adresse dekodiert. Bei diesem Prozeß wird das Blockauswahlsignal BSi, das die Unterbitlei­ tung mit einer mit einer Wortleitung verbundenen Zelle mit der Hauptbitleitung verbindet, auf "Vpp" vor der Aktivierung der Wortleitung aktiviert. Die weiteren Blockauswahlsignale BSj (1jm, j≠i) bleiben in einem Massezustand, so daß alle übrigen Unterbitleitungen von den Hauptbitleitungen getrennt sind. Das Hauptbitleitungs-Teilungssignal MBSi wird durch eine Eingabe der zwei Blockauswahlsignale MBSi in ein NOR-Gat­ ter erzeugt. Demzufolge ändert sich nur das Hauptbitlei­ tungs-Teilungssignal MBSi durch das aktivierte Blockauswahl­ signal BSi von "Vpp" auf "Vss", und alle übrigen Hauptbitlei­ tungs-Teilungssignale MBSj (1jm/2, j≠i) bleiben auf "Vpp", so daß die Hauptbitleitungen in zwei Teile geteilt sind. Beim obigen Schaltungsdiagramm werden alle Blockauswahlsignale BSi (1im) und die Hauptbitleitungs-Teilungssignale MBSi (1in) nach Hindurchtreten des Pegelumsetzers erzeugt (der ein "H-Signal", Vcc in Vpp, umsetzt) erzeugt, da sie eine Hochspan­ nung Vpp benötigen, welches höher als eine innere Stromver­ sorgungsspannung Vcc ist. Falls sich eine niederwertige Adresse ändert, ändert sich das Ausgangssignal von einem De­ kodierer. So kann nur die Unterbitleitung mit einer mit einer Wortleitung verbundenen Zelle, welche durch diesen Prozeß adressiert wird, mit der Hauptbitleitung und der Hauptbitlei­ tung, welche in zwei Teile geteilt ist, verbunden werden.

Fig. 5A ist ein teilweises detailliertes Schaltungsdiagramm des DRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, welche aufweist:
Hauptbitleitungen MB1 und MB2 und m Unterbitleitungen SB1m und SB2m;
Leseverstärker, die mit jeweiligen beiden Enden der Hauptbit­ leitung verbunden sind;
zwei Unterbitleitungs-Blockauswahltransistoren zum Verbinden der Hauptbitleitung mit jeweiligen Unterbitleitungen gemäß einem Blockauswahlsignal BSi; und
zwei reihenverbundene Hauptbitleitungs-Teilungstransistoren, die zwischen den zwei Unterbitleitungs-Blockauswahltransisto­ ren angeschlossen sind, zum Teilen der Hauptbitleitung in zwei Teile gemäß einem Hauptbitleitungs-Teilungssignal MBSn.

Weiterhin sind die Unterbitleitungs-Auswahltransistoren, die an jedem Ende der Hauptbitleitung und der Unterbitleitung an­ geordnet sind, und die Hauptbitleitungs-Teilungstransistoren einzeln gebildet.

In einer Zellenmatrix mit einer offenen Bitleitungsstruktur sind m Unterbitleitungen SB1i und SB2i (1im) jeweils mit den Hauptbitleitungen MB1 und MB2 über Schalttransistoren (Unterbitleitungs-Blockauswahltransistoren) verbunden, welche mittels Blockauswahlsignalen BS1i und BS2i (1im) "ein"- und "aus"-geschaltet werden. Die zwei Schalttransistoren (=Hauptbitleitung-Teilungstransistoren), welche durch die Hauptbitleitungs-Teilungssignale MBS1j und MBS2j (1jm) ge­ steuert werden, sind alternierend zwischen den zwei Unterbit­ leitungsblöcken gelegen und dienen als Schalter zum Teilen der Hauptbitleitung in zwei gleiche Teile.

Fig. 5B und 5C sind Betriebsdarstellungen des DRAM, das in Fig. 5A illustriert ist, welches eine Halbleiterspeichervor­ richtung mit einer gefalteten Bitleitungsstruktur gemäß der vorliegenden Erfindung ist.

Fig. 5B ist eine Darstellung für einen Betrieb im Fall des Lesens oder Schreibens der Zelle der Unterbitleitungen SB11 und SB21, und Fig. 5C ist eine Darstellung eines Betriebs im Fall des Zugriffs auf die Zelle der Unterbitleitung SB12 und SB22.

Wie in Fig. 5B gezeigt, wird, wenn auf die Zelle der Unter­ bitleitungen SB11 und SB22 zugegriffen wird, nur ein Block­ auswahlsignal BS1 von "Vss" auf "Vpp" vor der Aktivierung ei­ ner Wortleitung aktiviert, und alle weiteren Blockauswahlsi­ gnale BS1i und BS2i (2im) werden in einem vorgeladenen Zu­ stand, "Vss", gehalten. Von den Hauptbitleitungs-Teilungs­ signalen MBS1i und MBS2i, welche auf "Vpp" in einem vorgela­ denen Zustand bleiben, ändert sich nur das MBS21 von "Vpp" auf "Vss", um die jeweiligen Hauptbitleitungen MB1 und MB2 in zwei Teile zu teilen. Dann wird die Unterbitleitung SB11 mit der Hauptbitleitung MB1a verbunden, und ein Leserverstärker 11 führt einen Lesebetrieb mit der Hauptbitleitung MB2a als Bezugsbitleitung aus. In gleicher Weise wird die Unterbitlei­ tung SB21 mit der Hauptbitleitung MB2b verbunden, und ein Le­ severstärker 12 führt ein Lesebetrieb mit der Hauptbitleitung MB1b als Bezugsbitleitung aus.

In Fig. 5C wird, wenn auf die Zelle der Unterbitleitungen SB12 und SB22 zugegriffen wird, die Unterbitleitung SB12 mit der Hauptbitleitung MB1b verbunden, und ein Lesevorgang wird durch den Leseverstärker 12 mit der Hauptbitleitung MB2b als Bezugsbitleitung durchgeführt. Die Unterbitleitung SB22 wird mit der Hauptbitleitung MB2a verbunden, und ein Lesebetrieb wird durch den Leseverstärker 12 mit der Hauptbitleitung MB1a als Bezugsbitleitung durchgeführt. Sogar im Fall eines Schreibbetriebs sind die Unterbitleitungen mit den Hauptbit­ leitungen, wie oben beschrieben, verbunden.

Fig. 5D ist ein detailliertes Schaltungsdiagramm eines DRAM gemäß einer ersten Ausführungsform der vorliegenden Erfin­ dung, welches eine gefaltete Bitleitungsstruktur auf die ge­ samte Zellenmatrix mit einer offenen Bitleitungsstruktur an­ wendet. Wie in der Zeichnung gezeigt, koexistieren Blockaus­ wahlsignale BS1i und BS2i (1im) und Hauptbitleitungs-Tei­ lungssignale MB1j und MB2j (1im), um jeweilige Unterbitlei­ tungen zur selben Zeit zu steuern. Zur Vereinfachung ist eine teilweise Wortleitung in der Zeichnung gezeigt. Fig. 6 ist ein Schaltungsdiagramm zum Illustrieren der Erzeugung eines Blockauswahlsignals BSi und eines Hauptbitleitungs-Teilungs­ signals MBSj, wie in Fig. 5 gezeigt, welche aufweist:
einen Adressenpuffer 31 zum Puffern einer empfangenen Adresse als Adreßanschluß;
einen Dekodierer 32 für eine niederwertige Adresse zum Deko­ dieren des gepufferte Adreßsignals vom Adressenpuffer 31;
zumindest einen Blockauswahlsignalgenerator 33 zum Übertragen des Ausgangssignals von dem Dekodierer 32 für eine niederwer­ tige Adresse an die Unterbitleitungs-Blockauswahlschaltein­ richtung über zwei reihenverbundene Inverter und einen Pegel­ umsetzer; und
zumindest einen Hauptbitleitungs-Teilungssignalgenerator 34 zum Übertragen eines von dem Dekodierer 32 für eine nieder­ wertige Adresse aus gegebenen Blockauswahlsignals an die Hauptbitleitungs-Teilungsschalteinrichtung über die reihen­ verbundenen Inverter und einen Pegelumsetzer.

Bei einem Lese- oder Schreibebetrieb wird eine niederwertige Adresse von externen Adreßanschlüssen A0, A1, . . . und An an den Adressenpuffer 31 übertragen und dann durch den Dekodie­ rer 32 für eine niederwertige Adresse dekodiert. Bei diesem Prozeß werden die Blockauswahlsignale BS1i und BS2i, welche die Unterbitleitung mit einer mit einer Wortleitung verbunde­ nen Zelle mit der Hauptbitleitung verbinden, auf "Vpp" vor der Aktivierung der Wortleitung aktiviert. Die weiteren Blockauswahlsignale BS1j und BS2j (1jm, j≠i) bleiben in ei­ nem Massezustand, so daß alle übrigen Unterbitleitungen von den Hauptbitleitungen getrennt sind. Die Hauptbitleitungs- Teilungssignale MBS1i und MBS2i werden durch invertierte Si­ gnale der Blockauswahlsignale BS1i und BS2i erzeugt. Demzu­ folge ändern sich nur die Hauptbitleitungs-Teilungssignale MBS1i und MBS2i durch die aktivierten Blockauswahlsignale BS1i und BS2i von "Vpp" auf "Vss", und alle übrigen Bitlei­ tungs-Teilungssignale MBS1j und MBS2j (1im/2, j≠i) bleiben auf "Vpp", so daß die Hauptbitleitungen in zwei Teile geteilt werden. Im obigen Schaltungsdiagramm werden alle Blockaus­ wahlsignale BS1i und BS2i (1im) und die Hauptbitleitungs- Teilungssignale MBS1i und MBS2i (1im) nach Durchlaufen der Pegelumsetzers (zum Umsetzen eines "H"-Signals, Vcc in Vpp) erzeugt, da sie eine Hochspannung Vpp benötigen, die höher als eine innere Stromversorgungsspannung Vcc ist. Falls sich eine niederwertige Adresse ändert, wird sich das Ausgangs­ signal von einem Dekodierer ändern. Somit können nur die Un­ terbitleitungen mit einer mit einer Wortleitung verbundenen Zelle, welche durch dieses Verfahren adressiert werden, mit der Hauptbitleitung und der Hauptbitleitung, die in zwei Teile geteilt ist, verbunden werden.

Wie oben beschrieben, ist bei der Halbleiterspeichervorrich­ tung mit einer gefalteten Bitleitungsstruktur nach der vor­ liegenden Erfindung die Anzahl von mit den Bitleitungen ver­ bundenen Zellen erhöht und die Gesamtanzahl von Leseverstär­ kern erniedrigt, was die Größe eines Chips, und somit die Herstellungskosten des Speicherprodukts reduzieren kann. Zu­ sätzlichermaßen kann der Herstellungsprozeß der Hauptbitlei­ tungen durch Erhöhen des Hauptbitleitungs-Teilungsmaßes auf den doppelten Wert wie bei der üblichen gefalteten Bitlei­ tungsstruktur vereinfacht werden. Weiterhin kann der Lei­ stungsverbrauch durch Erniedrigen der Anzahl der Hauptbitlei­ tungen um die Hälfte und Teilen der jeweiligen Hauptbitlei­ tungen in zwei gleiche Teile zum Zwecke einer bidirektionalen Benutzung erniedrigt werden.

Es wird den Fachleuten klar erscheinen, daß verschiedene Mo­ difikationen und verschiedene Variationen bei der Halbleiter­ speichervorrichtung nach der vorliegenden Erfindung durchge­ führt werden können, ohne vom Gehalt und Schutzumfang ab zu­ weichen. Somit ist es beabsichtigt, daß die vorliegende Er­ findung die Modifikationen und Variationen der Erfindung um­ faßt, vorausgesetzt, daß sie innerhalb des Schutzumfangs der angehängten Patentansprüche und ihrer Äquivalente liegen.

Claims (7)

1. Halbleiterspeichervorrichtung mit einer Zellenmatrix mit einer gefalteten Bitleitungsstruktur, welche aufweist:
Hauptbitleitungen und m Unterbitleitungen;
Leseverstärker, die mit jeweiligen beiden Enden der Hauptbit­ leitung verbunden sind;
zwei Unterbitleitungs-Blockauswahlschalteinrichtungen zum Verbinden der Hauptbitleitung mit jeweiligen Unterbitleitun­ gen gemäß einem Blockauswahlsignal; und
eine Hauptbitleitungs-Teilungsschalteinrichtung, die zwischen den zwei Unterbitleitungs-Blockauswahlschalteinrichtungen an­ geschlossen ist, zum Aufteilen der Hauptbitleitung in zwei Teile gemäß einem Hauptbitleitungs-Teilungssignal.

2. Halbleiterspeichervorrichtung nach Anspruch 1, gekenn­ zeichnet durch:
eine Adressenpuffereinrichtung zum Puffern einer empfangenen Adresse als Adreßanschluß;
eine Dekodierereinrichtung für eine niederwertige Adresse zum Dekodieren des gepufferten Adreßsignals von der Adressenpuf­ fereinrichtung;
zumindest zwei Blockauswahlsignale-Erzeugungseinrichtungen zum Übertragen des Ausgangssignals von der Dekodierereinrich­ tung für eine niederwertige Adresse an die Unterbitleitungs- Blockauswahlschalteinrichtung über zwei reihenverbundene In­ verter und einen Pegelumsetzer; und
zumindest eine Hauptbitleitungs-Teilungssignalerzeugungsein­ richtung zum Übertragen eines Ausgangssignals, was aus den zwei Blockauswahlsignalen der Dekodierereinrichtung für eine niederwertige Adresse resultiert, als ein NOR-Gatter-Ein­ gangssignal an die Hauptbitleitungs-Teilungsschalteinrichtung über den Pegelumsetzer.

3. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Unterbitleitungs-Blockauswahlschalt­ einrichtung einen NMOS-Transistor aufweist.

4. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Hauptbitleitungs-Teilungsschaltein­ richtung einen NMOS-Transistor aufweist.

5. Halbleiterspeichervorrichtung mit einer Zellenmatrix mit einer gefalteten Bitleitungsstruktur, welche aufweist,
Hauptbitleitungen und m Unterbitleitungen- Leseverstärker, die mit jeweiligen beiden Enden der Hauptbit­ leitung verbunden sind;
zwei Unterbitleitungs-Blockauswahlschalteinrichtungen zum Verbinden der Hauptbitleitung mit jeweiligen Unterbitleitun­ gen gemäß einem Blockauswahlsignal; und
zwei reihenverbundene Hauptbitleitungs-Teilungsschalteinrich­ tungen, die zwischen den zwei Unterbitleitungs-Blockauswahl­ schalteinrichtungen angeschlossen sind, zum Teilen der Haupt­ bitleitung in zwei Teile entsprechend einem Hauptbitleitungs- Teilungssignal.

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Hauptbitleitungs-Teilungsschaltein­ richtung und die Unterbitleitungs-Blockauswahlschalteinrich­ tung alternierend zwischen den Unterbitleitungen ausgebildet sind.

7. Halbleiterspeichervorrichtung nach Anspruch 5, gekenn­ zeichnet durch:
eine Adressenpuffereinrichtung zum Puffern einer empfangenen Adresse als Adreßanschluß;
eine Dekodierereinrichtung für eine niederwertige Adresse zum Dekodieren des gepufferten Adreßsignals von der Adressenpuf­ fereinrichtung;
zumindest eine Blockauswahlsignal-Erzeugungseinrichtung zum Übertragen des Ausgangssignals von der Dekodierereinrichtung für eine niederwertige Adresse an die Unterbitleitungs-Block­ auswahlschalteinrichtung über zwei reihenverbundene Inverter und einen Pegelumsetzer; und
zumindest eine Hauptbitleitungs-Teilungssignalerzeugungsein­ richtung zum Übertragen eines von der Dekodierereinrichtung für eine niederwertige Adresse aus gegebenen Blockauswahlsi­ gnals an die Hauptbitleitungs-Teilungsschalteinrichtung über die reihenverbundenen Inverter und einen Pegelumsetzer.