JPH0282174A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ディジタル信号処理回路を内蔵する１チツプ型のデ
ィジタルコーデック（ＣＯＤＥＣ：　Ｃｏｄｅｒ　　Ｄ
ｅｃｏｄｅｒ）等に利用して特に有効な技術に関するも
のである。

〔従来の技術〕

ディジタル電話交換網の加入者回路に設けられ、Ａ／Ｄ
変換回路等のアナログ回路とディジタル信号処理回路等
のディジタル回路を混載するｌチップ型のディジタルコ
ーデックがある。ディジタルコーデックにおいて、ディ
ジタル信号処理回路はストアドブログラム方式を採り、
多数のフリップフロップ回路からなる順序回路を含む。

一方、上記ディジタル信号処理回路のような順序回路を
含む論理集積回路を効率的に試験する一つの手段として
、順序回路を構成する複数のフリップフロップ回路を選
択的にシフトレジスタ形態とし、試験データをシリアル
に入出力するスキャンパス方式がある。

スキャンパス方式については、例えば、１９８４年１１
月３０日、−オーム社発行のｒＬｓ　Ｉハンドブック１
第１６５頁〜第１６６頁等に記載されている。

〔発明が解決しようとする課題〕

第５図には、スキャンパス方式を採る従来の論理集積回
路ＬＳＩの回路ブロック図の一例が部分的に示されてい
る。第５図において、論理集積回路ＬＳＩは、論理部Ｌ
Ｃの順序回路を構成するｎ個のフリップフロップ回路Ｆ
ＦＩ〜ＦＦｎを含む。

これらのフリップフロップ回路は、論理集積回路ＬＳＩ
が所定の試験モードとされるとき、選択的にシフトレジ
スタ形態とされ、スキャンパスＳＰを構成する。このと
き、論理集積回路ＬＳＩは試験装置ＴＥに接続され、ス
キャンパスＳＰには、一連の試験データがスキャンイン
端子ＳＩＤを介してシリアルに入力される。スキャンパ
スＳＰを構成する各フリップフロツブ回路の状態は、ス
キャンアウト端子ＳＯＤを介してシリアルに試験装置Ｔ
Ｅに送出される。

試験装置ＴＥは、順序回路を構成する多数のフリップフ
ロップ回路を、スキャンインによって任意にセット又は
リセント状態とする。そして、論理集積回路ＬＳＩをス
テップ動作させた後、これらのフリップフロップ回路の
状態をスキャンアウトによって取り込む、これにより、
試験装置ＴＥは、比較的複雑な論理構成とされる論理集
積回路ＬＳＩの順序回路の機ｔ＠試験を、的確にかつ効
率良〈実施できるものである。

ところが、上記スキャンパス方式には次のような問題点
があることが、本願発明者等によって明らかとなった。

すなわち、論理集積回路ＬＳＩのスキャンパスＳＰは、
前述のように、順序回路に含まれる多数のフリップフロ
ップ回路ＦＦＩ〜ＦＦｎにより構成され、スキャンパス
ＳＰには、試験装置ＴＥから同じビット数の試験データ
がシリアルにスキャンイン又はスキャンアウトされる。

試験装置ＴＥは、試験データＴＤや期待値データＥＤ等
を格納するテストパターンメモリＴＰＭを備える。そし
て、このテストパターンメモリＴＰＭのアドレスをクロ
ンク信号ｅｐｌ及びＣ２０にあわせて切り換えることで
、スキャンインデータｓｉｄを供給するとともに、スキ
ャンアウトデータｓｏｄと期待値データＥＤとをデータ
、比較回路ＤＣによって比較照合する。このように、比
較的ビット数の多い試験データがシリアルに入出力され
ることで、テストパターンメモリＴＰＭの時間方向すな
わちアドレス方向の大きさがいたずらに増大しその利用
効率が低下するとともに、試験データの組み立てや解読
・照合が困難となる。また、論理集積回路ＬＳＩに試験
データをシリアル入力する場合、試験装置と論理集積回
路ＬＳＩ間の負荷が太き（、スキャンイン・スキャンア
ウトにかかわる転送りロックの速度を高速化することが
困難となり、試験時間が長くなる。その結果、ディジタ
ルコーデック等の試験コストが増大し、試験装置の低コ
スト化が妨げられる。

この発明の目的は、試験コストの削減を図ったディジタ
ルコーデック等の半導体集積回路装置を提供することに
ある。この発明の他の目的は、試験装置のテストパター
ンメモリの利用効率を高め、その低コスト化を図ること
にある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、スキャンパス方式を採るディジタルコーデッ
ク等の半導体集積回路装置に、試験装置からパラレルに
供給される試験データをスキャンパスにシリアルに伝達
しまたスキャンパスからシリアルに出力される試験デー
タを試験装置にパラレルに送出する並直列変換レジスタ
を設け、この並直列変換レジスタのビット数を、試験装
置に設けられるテストパターンメモリのビット構成に通
合させるものである。

〔作　　用〕

上記した手段によれば、スキャンイン又はスキャンアウ
トされる試験データを、試験装置に設けられるテストパ
ターンメモリのピント構成にあわせて効率的に処理する
ことができる。その結果、スキャンパス方式を採るディ
ジタルコーデック等の試験効率を高め、テストパターン
メモリの利用効率を高めることができる。これにより、
ディジタル信号処理回路を内蔵するディジタルコーデッ
ク等の試験コストを削減し、試験装置の低コスト化を図
ることができる。

〔実施例〕

第１図には、この発明が通用されたディジタルコーデッ
ク（ＣＯＤＥＣ）の一実施例の回路ブロック図が示され
ている。また、第２図には、第１図のディジタルコーデ
ックの並直列変換レジスタＰＳＲを構成するフリップフ
ロップ回路ＭＦＩの一実施例の回路図が示され、第３図
には、第１図のディジタルコーデックの試験モードにお
ける一実施例のタイミング図が示されている。これらの
図に従って、この実施例のディジクルコーデックの構成
と動作の概要ならびにその特徴について説明する。

この実３％例のディジタルコーデックは、特に制限され
ないが、ディジタル電話交換網の加入者回路にそれぞれ
設けられる。ディジタルコーデックは、ディジタル信号
処理回路ＤＳＰ等のディジタル回路と、図示されないＡ
／Ｄ変換回路及びＤ／Ａ変換回路等のアナログ回路とを
搭載し、いわゆるｌチップ型の混載集積回路とされる。

第１図及び第２図に示される各回路素子ならびに第１図
の各ブロックを構成する回路素子は、特に制限されない
が、ディジタルコーデックの図示されない他のブロック
を構成する回路素子とともに、単結晶シリコンのような
１個の半導体基板上において形成される。なお、以下の
説明は、ディジタルコーデックのディジタル信号処理回
路ＤＳＰ及び並直列変換レジスタＰＳＲを中心にして行
い、この発明に直接関係のないＡ／Ｄ変換回路等につい
てはその説明を割愛した。

ＷＩ１図において、ディジタルコーデックのディジタル
信号処理回路ＤＳＰは、特に制限されないが、いわゆる
ストアドブログラム方式の処理回路とされ、その動作は
図示されないインストラフシランＲＯＭ　（リードオン
リーメモリ）に格納されるマイクロ命令に従って制御さ
れる。ディジタル信号処理回路ＤＳＰは、特に制限され
ないが、算術論理演算ユニットやこれを制御する各種制
御ユニット等の論理回路を含む、これらの論理回路は、
０１１のフリツブフロップ回路ＦＦ１”ＦＦｎが組み合
わされてなる順序回路を含む。

この実施例において、上記フリップフロップ回路ＦＦ１
＝ＦＦｎは、ディジタルコーデックが通常の動作モード
とされるとき、図示されない組合せ回路を介して所定の
組み合わせで結合され、ディジタル信号処理回路ＤＳＰ
の対応する順序回路を構成する。また、ディジタルコー
デックが所定の試験モードとされるとき、選択的に直列
形態とされ、スキャンパスＳＰを構成する。このとき、
スキャンパスＳＰには、図示されない試験装置ＴＥから
入力される試験クロック信号ＣＰｌ及びＣ２０をもとに
形成された内部クロック信号ｃｐｌ及びＣ２０が供給さ
れる。

スキャンパスＳＰを構成する各フリップフロップ回路は
、上記内部クロック信号ｃｐｌ及びｃｐ２に従ってシフ
ト動作を行い、スキャンイン端子Ｓ■を介して供給され
るスキャンインデータ３１ｄを順次取り込むとともに、
それぞれの状態を、スキャンアウトデータｓｏｄとして
スキャンアウト端子ＳＯから出力する。

ディジタルコーデックは、特に制限されないが、さらに
マスター・スレーブ型のｍ個の７９７１７０７１回路Ｍ
ＦＩ〜Ｍ　Ｆ　ｍからなる並直列変換レジスタＰＳＲを
含む、この実施例において、並直列変換レジスタＰＳＲ
のピット数ｍは、上記試験装置ＴＥに設けられるテスト
パターンメモリＴＰＭのビット構成に通合される。

並直列変換レジスタＰＳＲを構成するフリップフロップ
回路ＭＦＩ〜Ｍ　Ｆ　ｍは、特に制限されないが、第２
図のフリップフロップ回路ＭＦＩに代表して示されるよ
うに、クロ７クインバータ回路ＣＮ３及びＣＮ４が交差
接続されてなるマスターラッチＭＬと、クロックインバ
ータ回路ＣＮ６及びインバータ回路Ｎ７が交差接続され
てなるスレーブランチＳＬとを基本構成とする。このう
ち、クロックインバータ回路ＣＮ３には、試験装置ＴＥ
から入力される試験プリセット信号ＴＰＳをもとに形成
された反転内部プリセット信号ｐｓがゲート制御信号と
して供給され、クロックインバータ回路ＣＮ４及びＣＮ
６には、上記内部クロック信号ｃ２及びｃｌがゲート制
御信号としてそれぞれ供給される。

特に制限されないが、マスターラッチＭＬを構成するク
ロックインバータ回路ＣＮ３の入力端子は、クロックイ
ンバータ回路ＣＮ２を介して、フリップフロップ回路Ｍ
ＦＩ〜ＭＦｍのシリアル入力端子ＳＤに結合される。こ
のクロックインバータ回路ＣＮ２には、上記内部クロッ
ク信号Ｃ１がゲート制御信号として供給される。一方、
マスターラッチＭＬを構成するクロックインバータ回路
ＣＮ４の入力端子は、直列形態とされるインバータ回路
Ｎ６及びクロ７クインバータ回路ＣＮＩを介して、フリ
ッププロップ回路ＭＦＩ〜Ｍ　Ｆ　ｍのパラレル入力端
子ＰＤに結合される。クロックインバータ回路ＣＮＩに
は、上記反転内部プリセット信号Ｔ丁の反転信号すなわ
ち非反転内部ブリセント信号ｐ３がゲート制御信号とし
て供給される。

上記クロックインバータ回路ＣＮ４の入力端子は、さら
にクロックインバータ回路ＣＮ５を介して、スレーブラ
ンチＳＬの入力ノードに結合される。

クロックインバータ回路ＣＮ５には、上記内部クロック
信号Ｃｐ２がゲート制御信号として供給される。スレー
ブラッチＳＬの出力ノードは、フリップフロップ回路Ｍ
Ｆ１”ＭＦｍの非反転出力端子Ｑに結合される。

これらのことから、並直列変換レジスタＰＳＲを構成す
るフリップフロップ回路Ｍ　Ｆ　ｌ　”Ｍ　Ｆｍは、内
部ブリセント信号ｐｓがハイレベルとされかつ内部クロ
ック信号ｃｐｌ及びＣ２０がハイレベルとされるとき、
パラレル入力端子ＰＤを介して供給されるパラレル入力
データをマスターラッチＭＬ及びスレーブランチＳＬに
取り込む、また、内部プリセット信号ｐｓがロウレベル
とされかつ内部クロック信号ａｐｌがハイレベルとされ
るとき、シリアル入力端子ＳＤを介して供給されるシリ
アル入力データをマスターラッチＭＬに取り込む、マス
ターラッチＭＬに取り込まれた。試験データは、内部ク
ロック信号ｃｐ２がハイレベルとされかつ内部クロック
信号ａｐｌがロウレベルとされることで、対応するスレ
ーブランチＳＬに伝達される。

第１図において、並直列変換レジスタＰＳＲを構成する
フリツブフロツブ回路ＭＦＩ〜ＭＦｍのパラレル入力端
子ＰＤには、試験装置ＴＥから対応する試験データ入出
力端子ＴＤｌ＝ＴＤｍを介して、ｍピントの試験入力デ
ータｔ＋１〜ｔ１ｍがそれぞれ供給される。また、フリ
ップフロップ回路ＭＦＩ〜ＭＦｍ−１のシリアル入力端
子ＳＤには、前段のフリップフロップ回路ＭＦ２〜ＭＦ
ｍの鼻反転出力信号Ｑがそれぞれ供給される。フリップ
フロツブ回路Ｍ　Ｆ　ｍのシリアル入力端子ＳＤには、
上記スキャンパスＳＰからスキャンアウトデータｓｏｄ
が供給される。フリップフロップ回路ＭＦＩ〜Ｍ　Ｆ　
ｍの非反転出力信号Ｑは、さらに試験出力データｔｏｌ
〜Ｌｏｍとして、対応するインバータ回路Ｎｌ及び出力
バッファＯＢＩないしインバータ回路Ｎ３及び出力バッ
ファＯＢ３等ならびに上記試験データ入出力端子ＴＤＩ
−ＴＤｍを介して、試験装置ＴＥに送出される。出力バ
ッファＯＢＩ〜ＯＢ３等には、特に制限されないが、上
記試験ブリセント信号ｐｓをもとに形成された反転内部
ブリセラ）ｔｐｓが出力制御信号として供給される。

ディジタルコーデックが所定の試験モードとされるとき
、試験装置ＴＥは、特に制限されないが、第３図に示さ
れるように、試験データ入出力端子ＴＤ１〜ＴＤｍに試
験入力データｔｉｌ〜ｔｉｎを供給し、これらの試験入
力データをストローブするように試験プリセット信号Ｔ
ＰＳを一時的にハイレベルとする。そして、その後、試
験クロック信号ＴＣＰＩをｍサイクル分だけロウレベル
とし、これに四分の一周期遅れて、試験クロック信号Ｔ
ＣＰ２をｍサイクル分だけロウレベルとする。

言うまでもなく、上記試験入力データｔｌｌ〜ｔｉｍは
、ディジタル信号処理回路ＤＳＰのフリップフロップ回
路ＦＦＩ〜ＦＦｎをｍ個ずつ任意にセント又はリセット
状態とするためのものであり、試験装置ＴＥに設けられ
るテストパターンメモリＴＰＭの対応するアドレスから
ｍビットずつパラレルに読み出される。

ディジタルコーデックでは、試験ブリセント信ｑＴＰｓ
が一時的にハイレベルとされかつ試験クロンク信号ＴＣ
ＰＩ及びＴＣＰ２が７１イレベルとされることで、上記
試験入力データｔｌｌ〜ｔ１ｍが並直列ｉ換しジスタＰ
ＳＲの対応するフリップフロップ回路ＭＦＩ〜ＭＦｍの
マスターラッチＭＬ及びスレーブラッチＳＬにそれぞれ
取り込まれる。フリツブフロップ回路ＭＦ２〜ＭＦｍに
取り込まれた試験データは、試験クロック信号ＴＣＰｉ
すなわち内部クロック信号ｃｐｌの立ち上がりエツジに
同期して次段のフリップフロップ回路ＭＦ１”ＭＦ＋ｗ
−１のマスターラッチＭｌ、に伝達され、さらに試験ク
ロック信号ＴＣＰ２すなわち内部クロック信号ｃｐ’ｌ
の立ち上がりエツジに同期してそのスレーブランチＳＬ
に伝達される。その結果、フリップフロツブ回路ＭＦＩ
の非反転出力信号Ｑには、上記試験入力データｔｌｌ−
ｔ１ｍが順次シリアルに出力される。このフリップフロ
ップ回路ＭＦＩの非反転出力信号Ｑは、スキャンインデ
ータｓｌｄとして、スキャンパスＳＰに供給される。こ
れにより、まず最初のｍビットの試験入力データが、ス
キャンパスＳＰを構成するｍ個のフリップフロツブ回路
ＦＦｎ−鶴＋１〜ＦＦｎに順次取り込まれる。

以下、試験装置ＴＥは、残りの試験入力データをｍビッ
トずつテストパターンメモリＴＰＭから順次読み出し、
上記動作を繰り返す、これらの試験入力データは、ディ
ジタルコーデックの並直列変換レジスタＰＳＲによって
シリアルなスキャンインデータａｉｄに変換され、スキ
ャンパスＳＰ内を順次シフトして伝達される。その結果
、試験クロック信号ＴＣＰＩ及びＴＣＰ２がｎサイクル
分だけ供給された時点で、ｎビットの試験入力データが
フリップフロップ回路ＦＦＩ〜ＦＦｎに入力される。こ
のとき、スキャンパスＳＰを構成するフリップフロップ
回路ＦＦＩ〜ＦＦｎは、例えば対応する試験入力データ
が論理“０−とされることでリセット状態とされ、論理
′１”とされることでセット状態とされる。

ここで、試験装置ＴＥは、図示されないシステムクロッ
ク信号を適当なサイクルだけ供給し、デイ、ジタルコー
デックのディジタル信号処理回路ＤＳＰをステップ動作
させる。これにより、スキャンパスＳＰを構成するフリ
ップフロップ回路ＦＦ１　＝　Ｆ　Ｆ’　ｎは、予め定
められた論理条件に従って状態遷移される。

次に、試験装置ＴＥは、試験クロック信号ＴＣＰＩ及び
ＴＣＰ２を再度ｍサイクル分ずつ繰り返しロウレベルと
する。ディジタルコーデックでは、試験クロンク信号Ｔ
ＣＰＩ及び’！’　ＣＰ　２すなわち内部クロンク信号
ｃｐｌ及びｃｐ２が供給されることで再びシフト動作を
行う、これにより、まずスキャンパスＳＰを構成するｍ
ビットのフリップフロップ回路ＦＦＩ〜ＦＦｍの状態が
、スキャンアウトデータｓｏｄとして、順次並直列変換
レジスタＰＳＲに取り込まれる０ｍビットの試験データ
が並直列変換レジスタＰＳＲに取り込まれると、試験装
置ＴＥは、試験データ入出力端子ＴＤＩ〜ＴＤｍを介し
てこれらを入力し、同時にテストパターンメモリＴＰＭ
から読み出された期待値データと照合する。その結果、
これらの試験データと期待値データとが全ビット一致す
ると、さらに試験クロック信号ＴＣＰＩ及びＴ　ＣＰ　
２をｍサイクル分ずつ供給し、同様な動作を繰り返す、
これにより、スキャンパスＳＰを構成するフリップフロ
ップ回路ＦＦ１＝ＦＦｎの状態がｍビットずつ順次試験
装置ＴＥに取り込まれ、対応する期待値データと照合さ
れる。

以上のように、この実施例のディジタルコーデックは、
ストアドブログラム方式のディジタル信号処理回路ＤＳ
Ｐを内蔵する。ディジタル信号処理回路ＤＳＰは、ｎ（
ａのフリップフロップ回路ＦＦ１〜ＦＦｎが所定の組合
せ回路を介して結合されてなる順序回路を含む、これら
のフリップフロップ回路ＦＦＩ〜ＦＦｎは、ディジタル
コーデックが所定の試験モードとされるとき、選択的に
直列形態とされ、一連のスキャンパスＳ・Ｐを構成スる
。この実施例において、ディジタルコーデックは、さら
にｍビア１・のマスター・スレーブ型フリ７プフロンプ
回路ＭＦＩ〜ＭＦｍからなる並直列変換レジスタＰＳＲ
を含む、試験装置ＴＥから上記スキャンパスＳＰに入力
される試験データは、まずｍビットずつパラレルに並直
列変換レジスタＰＳＲに取り込まれた後、順次スキャン
パスＳＰにスキャンインされる。一方、試験モードにお
いてステップ動作された後のフリップフロップ回路Ｆ　
Ｆ　ｌ〜ＦＦｎの状態は、同様にｍビットずつ並直列変
換レジスタＰＳＲにスキャンアウトされた後、試験装ｇ
ＩＴＥにパラレルに取り込まれ、対応する期待値データ
との照合が行われる。この実施例において、並直列変換
レジスタＰＳＲのビット数ｍは、試験装置ＴＨに設けら
れるテストパターンメモリＴＰＭのビット構成と通合さ
れる。このように、ディジタルコーデック及び試験装置
ＴＥ間において、ｎ個必要とされる試験データがｍビッ
トを単位としてパラレルに入出力され、ディジタルコー
デック内でシリアル転送されることで、試験装置ＴＥか
らディジタルコーデックへ直接試験データをシリアル転
送するよりも転送速度をあげることができるノζめ、試
験装置１”Ｅが１個のディジタルコーデックに拘束され
る時間が著しく短縮される。また、試験装置］゛Ｅのテ
ストパターンメモリＴＰＭの時間方向すなわちアドレス
方向の大きさが縮小され、その利用効率が高められると
ともに、試１験パターンの組み立てや解読・照合処理が
効率的に行われるものとなる。その結果、デ、ｆジタル
コーデックの試験二１ストが削減されるとともに、試験
装置ＴＥの低コスト化が図られるものである。

以上の本実施例に示されるように、この発明をスキャン
パスを有するディジタルコーデック等の半導体集積回路
装置に通用した場合、次のような作用効果が得られる。

すなわち、 （１）スキャンパス方式を採るディジタルコーデック等
の半導体集積回路装置に、試験装置からパラレルに供給
される試験データをスキャンパスにシリアルに伝達しま
たスキャンパスからシリアルに出力される試験データを
試験装置にパラレルに送出する並直列変換レジスタを設
け、この並直列変換レジスタのビット数を試験装置に設
けられるテストパターンメモリのビット構成に通合させ
、ＬＳＩ内部でシリアル転送を実行させることで、転送
速度を高め、ディジタルコーデック等の試験時間を短縮
できるという効果が得られる。

（２）上記（１１項により、スキャンイン又はスキャン
アウトされる試験データを、試験装置のテストパターン
メモリのビット構成に対応した形で取り扱えるため、試
験データの組み立てや解読・照合処理を効率的に実施で
きるという効果が得られる。

（３）上記（１１項及び（２）項により、試験装置のテ
ストパターンメモリの時間方向すなわちアドレス方向の
大きさを縮小し、その利用効率を高めることができると
いう効果が得られる。

（４）上記＋１１項〜（３）項により、ディジタル信号
処理回路を内蔵しかつスキャンパス方式を採るディジタ
ルコーデック等の試験効率を高め、その試験コストを削
減できるという効果が得られる。

（５）上記（Ｄ項〜（３）項により、試験装置の低コス
ト化を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸税しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、並直列変換レジスタＰＳＲのビット数ｍは、スキャ
ンパスＳＰを構成するフリップフロップ回路のビット数
ｎと同じであってもよい、また、並直列変換レジスタＰ
ＳＲをエツジトリガ型のシフトレジスタとすることで、
試験クロック信号を１相化してもよい、この実施例では
、試験装置ＴＥからパラレルに供給される試験データを
シリアルなスキャンインデータに変換するための並直列
変換回路とスキャンパスＳＰからシリアルに出力される
スキャンアウトデータをパラレルに試験装置ＴＥに送出
するための直並列変換回路とが、並直列変換レジスタｐ
ｓＲとして共通化されるが、これらの並直列変換回路及
び直並列変換回路をそれぞれ別個に設けることもよい。

第２図において、並直列変換レジスタＰＳＲを構成する
フリップフロップ回路ＭＦ１等は、各ランチをインバー
タ回路によって構成し、その前段に内部クロック信号ａ
ｐｌ又はｃｐ２あるいは内部プリセット信号ｐ３により
ゲート制御される論理ゲート回路を設けるものであって
もよい、第３図において、スキャンパスＳＰに対する試
験データのスキャンインは、スキャンアウトと同時に実
行されるものであってもよい、第４図に示されるように
、ディジタル信号処理回路ＤＳＰの７９７７７０７１回
路を例えばｍｆｌずつユニット化することで、複数のス
キャンパスＳＰＩ〜ＳＰｑを構成してもよい、この場合
、ディジタルコーデックは、試験装置ＴＥから供給され
る試験アドレス信号ＴＡＩ−ＴＡｐをデコードしスキャ
ンパス選択信号５ｌｘｓｑを形成するデコーダＤＢＣと
、これらのスキャンパス選択信号に従ってスキャンパス
ＳＰＩ〜ＳＰｑのスキャンアウトデータｓｏｌ〜ｓｏｑ
を選択的に並直列変換レジスタＰＳＲに伝達する出力選
択回路ＳＥＬとを必要とする。さらに、第１図及び第４
図に示されるディジタルコーデックの回路ブロック構成
や、第２図に示されるマスター・スレーブ型フリップフ
ロ７プ回路の具体的な回路構成ならびに第３図に示され
る制御信号及びクロック信号の組み合わせ等、種々の実
施形態を採ることができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるディジタル電話交換
網の加入者回路に設けられるディジタルコーデックに通
用した場合について説明したが、それに限定されるもの
ではなく、例えば、同様なスキャンパスを有するマイク
ロコンピュータや各種のディジタル処理装置にも通用で
きる。

本発明は、少なくともスキャンパス方式を探る半導体集
積回路装置ならびにその試験装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、スキャンパス方式を採るディジタルコー
デック等の半導体集積回路装置に、試験装置からパラレ
ルに供給される試験データをスキャンパスにシリアルに
伝達しまたスキャンパスからシリアルに出力される試験
データを試験装置にパラレルに送出する並直列変換レジ
スタを設け、この並直列変換レジスタのピント数を、試
験装置に設けられるテストパターンメモリのビット構成
に通合させ、ＬＳＩ内部でシリアル転送を行い、転送速
度を高速化することで、ディジタルコーデック等の試験
時間を短縮し、その試験コストを削減できるとともに、
試験装置のテストパターンメモリの利用効率を高め、試
験装置の低コスト化を図ることができる。

【図面の簡単な説明】

第１図は、この発明が通用されたディジタルコーデック
の一実施例を示す部分的な回路ブロック図、 第２図は、第１図のディジタルコーデックの直並列変換
レジスタを構成するフリップフロップ回路の一実施例を
示す回路図、 第３図は、第１図のディジタルコーデックの試験モード
の一実施例を示すタイミング図、第４図は、この発明が
通用されたディジタルコーデックのもう一つの実施例を
示す部分的な回路ブロック図、 第５図は、スキャンパス方式を採る従来の論理集積回路
の一例を示す部分的な回路ブロック図である。 Ｃ０ＤＥＣ・・・ディジタルコーデック、ＤＳＰ・・・
ディジタル信号処理回路、ＳＰ、ＳＰＩ〜ＳＰｑ・・・
スキャンパス、ＰＳＲ・・・並直列変換レジスタ、ＦＦ
Ｉ〜ＦＦｎ・・・スキャンパスを構成する７９７１７０
７１回路、ＭＦＩ〜ＭＦｍ・・・並直列変換レジスタを
構成するフリップフロツブ回路、ＯＢＩ〜ＯＢ３・・・
出力バッファ、Ｎ１−Ｎ７・・・インバータ回路。 ＭＬ・・・マスターラッチ、ＳＬ・・・スレーブランチ
、ＣＮｌ−ＣＮ６・・・クロックインバータ回路。 ＤＥＣ・・・デコーダ、ＳＥＬ・・７出力選択回路。 ＬＳＩ・・・論理集積回路、ＬＣ・・・論理部、ＴＥ・
・・試験装置、ＴＰＭ・・・テストパターンメモリ、Ｄ
Ｃ・・・データ比較回路。

Claims (1)

1. 【特許請求の範囲】 １、所定の試験モードにおいてスキャンパスを構成する
   複数のフリップフロップ回路と、上記試験モードにおい
   て試験装置からパラレルに供給される試験データをシリ
   アルに上記スキャンパスに伝達する並直列変換レジスタ
   と、上記試験モードにおいて上記スキャンパスからシリ
   アルに出力される試験データをパラレルに試験装置に送
   出する直並列変換レジスタとを具備することを特徴とす
   る半導体集積回路装置。 ２、上記並直列変換レジスタは、上記直並列変換レジス
   タとして兼用されるものであって、そのビット数は、上
   記試験装置に設けられるテストパターンメモリのビット
   構成に通合されるものであることを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。