CN109994144B - 一种sram输出路径时序测试电路及测试方法 - Google Patents

一种sram输出路径时序测试电路及测试方法 Download PDF

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Abstract

本发明公开了一种SRAM输出路径时序测试电路及测试方法，该SRAM输出路径时序测试电路包括诱导DFF、TDF控制电路、待测SRAM、输入二路选择器MUX、输出二路选择器MUX、时钟控制模块、EDA工具，TDF控制电路包括监测电路、SRAM读写控制电路、输入mux切换控制电路和输出mux切换控制电路，SRAM输入侧DFF和SRAM读写控制电路均通过输入二路选择器MUX与SRAM输入端连接，输入mux切换控制电路与输入二路选择器MUX连接，诱导DFF输出端和SRAM输出端通过输出二路选择器与SRAM输出侧DFF连接，输出mux切换控制电路与输出二路选择器MUX连接。本发明的SRAM输出路径时序测试电路及方法可以测试SRAM的输出路径output path的TDF，增加测试覆盖率，从而保证芯片的可靠性。

Description

一种SRAM输出路径时序测试电路及测试方法
技术领域
本发明涉及一种SRAM测试技术领域，特别涉及一种输出路径时序测试电路及测试方法。
背景技术
在数字电路中，静态随机存储器(SRAM：Static Random Access Memory)的使用非常广泛，在某些芯片中SRAM的面积占比会非常高。因而如何剔除有SRAM制造缺陷的芯片是量产测试的一个重要命题。内自建测试电路技术(BIST)是一种常用的高速测试手段，它是通过在SRAM电路外围搭配上专用的测试电路，实现SRAM高速自动测试。BIST可以测试SRAM内部的基本功能是否正常，它的缺陷是无法测试SRAM到output这条输出路径上是否存在制造缺陷，Stack-At-Fault(SAF)和Test-Delay-Fault(TDF)都无法测到。还有一些测试技术例如SCAN test只能测试SAF，而不能测量TDF。
发明内容
针对现有技术的不足，本发明目的之一在于提供一种SRAM输出路径时序测试电路。其采用如下技术方案：
一种SRAM输出路径时序测试系统，包括诱导DFF、TDF控制电路、待测SRAM、输入二路选择器MUX、输出二路选择器MUX、时钟控制模块、EDA工具，所述TDF控制电路包括监测电路、SRAM读写控制电路、输入mux切换控制电路和输出mux切换控制电路，所述SRAM输入侧DFF和SRAM读写控制电路均通过输入二路选择器MUX与SRAM输入端连接，所述输入mux切换控制电路与输入二路选择器MUX连接，所述诱导DFF输出端和SRAM输出端通过输出二路选择器与SRAM输出侧DFF连接，所述输出mux切换控制电路与输出二路选择器MUX连接，所述待测SRAM输入侧DFF、诱导DFF和待测SRAM输出侧DFF串成扫描链scan chain，所述EDA工具用于产生扫描使能信号Scan enable以及测试pattern，所述时钟控制模块OCC用于将测试pattern输入扫描链scan chain；
其中，在输入期间，扫描使能信号Scan enable为1，输入结束后，扫描使能信号Scan enable为0，在所述时钟控制模块OCC产生两个连续的function clock pulse后，扫描使能信号Scan enable变为1。
作为本发明的进一步改进，所述监测电路与诱导DFF的输入端和输出端连接。
本发明目的之二在于提供一种SRAM输出路径时序测试电路。其采用如下技术方案：
一种SRAM输出路径时序测试方法，应用于上述任一所述的测试电路，包括以下步骤：
监测电路检测到扫描使能信号Scan enable的下降沿时，输入mux切换控制电路将输入侧mux切换到SRAM读写控制电路，输出mux切换控制电路将输出侧mux切换到SRAM数据输出端Q；
向待测SRAM中写第一数值，然后将其读出；
向待测SRAM中写第二数值；
将待测SRAM的时钟输入端CLK切换到时钟控制模块OCC；
时钟控制模块OCC产生两个连续的function clock pulse；
将扫描链scan chain中的数据导出，并和EDA工具预期结果进行比对。
作为本发明的进一步改进，所述时钟控制模块OCC产生两个连续的functionclock pulse之后，将扫描链scan chain中的数据导出之前还包括以下步骤：
当监测电路检测到扫描使能信号Scan enable的上升沿，输入mux切换控制电路将输入侧mux切换到输入侧DFF输出端，输出mux切换控制电路将输出侧mux切换到诱导DFF输出端。
作为本发明的进一步改进，所述监测电路实时获取诱导DFF的输入端和输出端数据。
本发明的有益效果：
本发明的SRAM输出路径时序测试电路及方法该案可以测试SRAM的输出路径output path的TDF，增加测试覆盖率，从而保证芯片的可靠性，尤其是对于工业级甚至军工、航天级等使用环境严酷的芯片，增加TDF的测试，可以更好地确保芯片正常工作。该方案增加的电路代价不高，而且产生pattern时不需要额外的工作量，只要在量产测试时，控制scan enable上升沿、下降沿附近的时间间隔，代价很低，是一种可实施的有效测试手段。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本发明实施例中SRAM输出路径时序测试电路的结构示意图一；
图2是本发明实施例中SRAM输出路径时序测试电路的结构示意图二；
图3是本发明实施例中SRAM输出路径时序测试电路的结构示意图三；
图4是本发明实施例中测试时的波形图；
图5是本发明实施例中SRAM输出路径时序测试方法的示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
实施例
如图1-3所示，为本发明实施例中的SRAM输出路径时序测试电路，该测试电路包括诱导DFF、TDF控制电路、待测SRAM、输入二路选择器MUX、输出二路选择器MUX、时钟控制模块和EDA工具。
TDF控制电路包括监测电路、SRAM读写控制电路、输入mux切换控制电路和输出mux切换控制电路，SRAM输入侧DFF和SRAM读写控制电路均通过输入二路选择器MUX与SRAM输入端连接，输入mux切换控制电路与输入二路选择器MUX连接，诱导DFF输出端和SRAM输出端通过输出二路选择器与SRAM输出侧DFF连接，输出mux切换控制电路与输出二路选择器MUX连接，待测SRAM输入侧DFF、诱导DFF和待测SRAM输出侧DFF串成扫描链scan chain，扫描链scan chain如图2中虚线所示。
其中，监测电路与诱导DFF的输入端和输出端连接，用于获取诱导DFF的输入端和输出端数据，如图3中A和B所示。
在本实施例中，待测SRAM的输入端包括数据写入端D、地址写入端ADDR、读写使能端WEB、片选信号端CEB和时钟输入端，待测SRAM的输出端为数据读出端Q。
EDA工具用于产生扫描使能信号Scan enable以及测试pattern，时钟控制模块OCC用于将测试pattern输入扫描链scan chain。测试流程的波形如图4所示，其中，在输入shift in和shift out期间，扫描使能信号Scan enable为1，输入shift in结束后，扫描使能信号Scan enable为0，在时钟控制模块OCC产生两个连续的function clock pulse后，扫描使能信号Scan enable变为1，进入shift out。
如图5所示，为本发明实施例中SRAM输出路径时序测试方法，应用于上述的测试电路，该测试方法包括以下步骤：
S1、监测电路检测到扫描使能信号Scan enable的下降沿时，输入mux切换控制电路将输入侧mux切换到SRAM读写控制电路，输出mux切换控制电路将输出侧mux切换到SRAM数据输出端Q；
其中，监测电路实时获取诱导DFF的输入端和输出端数据。
S2、向待测SRAM中写第一数值，然后将其读出；该第一数值如图3中B。
S3、向待测SRAM中写第二数值；该第一数值如图3中A。
其中，该第一数值和第二数值目的是:在下面两个连续的function clock pulse过程中，使待测SRAM的行为和诱导DFF的行为一致。
S4、将待测SRAM的时钟输入端CLK切换到时钟控制模块OCC；
S5、时钟控制模块OCC产生两个连续的function clock pulse；
S6、当监测电路检测到扫描使能信号Scan enable的上升沿，输入mux切换控制电路将输入侧mux切换到输入侧DFF输出端，输出mux切换控制电路将输出侧mux切换到诱导DFF输出端。
S7、将扫描链scan chain中的数据导出，并和EDA工具预期结果进行比对。即完成TDF测试。
其中，在扫描链scan chain中，诱导DFF输入端上的数值经过两个function clockpulse后，其经过的组合逻辑的输出结果会到达输出侧DFF上，输出侧DFF上得到的结果会经过扫描链scan chain导出，若测试路径没有问题时，扫描链scan chain中导出的数据应与EDA工具预期结果一致。以上S2、S3步骤将待测SRAM和诱导DFF在S5步骤中的行为变为一致，而S1步骤将测试路径切换为从待测SRAM输出端到输出侧DFF，若扫描链scan chain中导出的数据EDA工具预期结果一致，则说明待测SRAM的输出路径上没有缺陷。
本发明的SRAM输出路径时序测试电路及方法该案可以测试SRAM的输出路径output path的TDF，增加测试覆盖率，从而保证芯片的可靠性，尤其是对于工业级甚至军工、航天级等使用环境严酷的芯片，增加TDF的测试，可以更好地确保芯片正常工作。该方案增加的电路代价不高，而且产生pattern时不需要额外的工作量，只要在量产测试时，控制scan enable上升沿、下降沿附近的时间间隔，代价很低，是一种可实施的有效测试手段。
以上实施例仅是为充分说明本发明而所举的较佳的实施例，本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换，均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。

Claims (5)

1.一种SRAM输出路径时序测试电路，其特征在于：包括诱导DFF、TDF控制电路、SRAM、输入二路选择器MUX、输出二路选择器MUX、时钟控制模块、EDA工具，所述TDF控制电路包括监测电路、SRAM读写控制电路、输入mux切换控制电路和输出mux切换控制电路，所述SRAM输入侧DFF和SRAM读写控制电路均通过输入二路选择器MUX与SRAM输入端连接，所述输入mux切换控制电路与输入二路选择器MUX连接，所述诱导DFF输出端和SRAM输出端通过输出二路选择器与SRAM输出侧DFF连接，所述输出mux切换控制电路与输出二路选择器MUX连接，所述SRAM输入侧DFF、诱导DFF和SRAM输出侧DFF串成扫描链scan chain，所述EDA工具用于产生扫描使能信号Scan enable以及测试pattern，所述时钟控制模块OCC用于将测试pattern输入扫描链scan chain；
其中，在输入期间，扫描使能信号Scan enable为1，输入结束后，扫描使能信号Scanenable为0，在所述时钟控制模块OCC产生两个连续的function clock pulse后，扫描使能信号Scan enable变为1。
2.如权利要求1所述的SRAM输出路径时序测试电路，其特征在于，所述监测电路与诱导DFF的输入端和输出端连接。
3.一种SRAM输出路径时序测试方法，应用于如权利要求1-2任一所述的测试电路，其特征在于，包括以下步骤：
监测电路检测到扫描使能信号Scan enable的下降沿时，输入mux切换控制电路将输入侧mux切换到SRAM读写控制电路，输出mux切换控制电路将输出侧mux切换到SRAM数据输出端Q；
向SRAM中写第一数值，然后将其读出；
向SRAM中写第二数值；
将SRAM的时钟输入端CLK切换到时钟控制模块OCC；
时钟控制模块OCC产生两个连续的function clock pulse；
将扫描链scan chain中的数据导出，并和EDA工具预期结果进行比对。
4.如权利要求3所述的SRAM输出路径时序测试方法，其特征在于，所述时钟控制模块OCC产生两个连续的function clock pulse之后，将扫描链scan chain中的数据导出之前还包括以下步骤：
当监测电路检测到扫描使能信号Scan enable的上升沿，输入mux切换控制电路将输入侧mux切换到输入侧DFF输出端，输出mux切换控制电路将输出侧mux切换到诱导DFF输出端。
5.如权利要求3所述的SRAM输出路径时序测试方法，其特征在于，所述监测电路实时获取诱导DFF的输入端和输出端数据。
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