JPH023518B2

JPH023518B2 -

Info

Publication number: JPH023518B2
Application number: JP57100058A
Authority: JP
Inventors: Kyoshi Sato
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1982-06-11
Filing date: 1982-06-11
Publication date: 1990-01-23
Also published as: JPS58217076A

Description

【発明の詳細な説明】本発明は画像記憶装置に係り、画素データを第
１のメモリに書き込むと同時に判定信号を第２の
メモリに書き込み、第２のメモリより読み出され
た判定信号に応じて第１のメモリより画素データ
を読み出すことにより、大容量のメモリを使用し
てその読み出し速度が速く、種々の合成画像を簡
単な構成で得ることのできる画像記憶装置を提供
することを目的とする。

一般に、アニメーシヨン等の動画を作る際には
第１図Ａに示す背景画を用意し、第１図Ｂに示す
透明フイルム（セル）上に描えかれた画（以下こ
の画を「セル画」という）を上記背景画と重ね、
セル画を動かすことにより背景とは分離した動き
のある画像を得る。

従来、この動画作りを電子化し、デイジタル画
像処理にて行なう場合、第２図に示す装置を用い
ていた。同図中、１はたとえば１画面を横方向
512（＝2⁹）画素、縦方向256（＝2⁸）画素に分割
し、１画素を輝度変化も含めて256（＝2⁸）色で表
わすとして、背景画を記憶する128Kビツトの素
子を８個用いた128Kバイト（128K＝2⁹×2⁸）の
メモリ・モジユール（以下単に「メモリ」とい
う）であり、２は同様にしてセル画を記憶する
128Kバイトのメモリである。このセル画におけ
る透明な部分つまり背景画が透けて見える部分の
画素データは透明であることを示すトランスペア
レントコードが記憶されている。このメモリ１，
２には入力端子より画面上の任意の画素を指定す
る17ビツト（＝128K）のアドレス信号が供給さ
れ、メモリ１はこのアドレス信号に指定される背
景画の画素データを読み出してデータセレクタ４
のＡ端子に供給し、メモリ２はアドレス信号に指
定されるセル画の画素データを読み出してデータ
セレクタ４のＢ端子及びコンパレータ５に供給す
る。コンパレータ５はこのセル画の画素データを
別途供給されているトランスペアレントコードと
比較し、この画素データがトランスペアレントコ
ードであるときのみ「１」となる信号を発生して
データセレクタ４の制御入力端子に供給する。デ
ータセレクタ４はこの制御入力が「１」のときＡ
端子よりの背景画の画素データを選択し、「０」
のときＢ端子よりのセル画の画素データを選択し
てＣ端子より出力する。これによつて背景画とセ
ル画とを合成した画の画素データが得られる。し
かし、この従来の装置では128Kバイトのメモ
リ・モジユールを２個必要とするため、従来より
１バイト当りの単価の安い256Kビツトの素子を
８個用いた256Kバイトのメモリ・モジユール１
個で構成した第３図に示す装置があつた。

第３図において、６は記憶容量256Kバイトの
メモリ・モジユール（以下単に「メモリ」とい
う）であり、その前半128Kバイトには背景画の
画素データが記憶され、後半128Kバイトにはセ
ル画の画素データが記憶されている。このメモリ
６には入力端子３よりの１７ビツトのアドレス信
号がメモリ６にのアドレスの下位17ビツトとして
供給され、入力端子７よりのクロツク信号とラツ
チ回路８の出力信号を供給されるナンド回路９の
出力信号がメモリ６のアドレスの第18ビツトとし
て供給される。入力端子３よりのアドレス信号は
第４図Ａに示すクロツク信号の立下り毎に変化
（歩進）する。メモリ６はクロツク信号「０」の
ときセル画の画素データを読み出してラツチ回路
１０及びコンパレータ１１に供給する。コンパレ
ータ１１はこの画素データを常時供給されている
トランスペアレントコードと比較し、両者が一致
したときのみ「１」となる、第４図Ｂに示す如き
信号をラツチ回路８に供給する。ラツチ回路８は
クロツク信号の立上り時にコンパレータ１１より
供給される信号をラツチして次のクロツク信号の
立下りまで保持し第４図Ｃに示す如き信号をナン
ド回路９に供給する。これによつてナンド回路９
の出力信号は第４図Ｄに示す如くなる。また、ラ
ツチ回路１０はインバータ１２で反転されたりク
ロツク信号を供給されて、この反転したクロツク
信号の立上り時にメモリ６より供給される画素デ
ータをラツチして次の立上りまで保持して第４図
Ｅに示す如く画素データを出力する。この第３図
示の装置ではクロツク信号が「０」の期間にメモ
リ６より読み出される画素データをトランスペア
レントコードと比較し、この結果によりクロツク
信号が「１」の期間に読み出すメモリ６のアドレ
スを決定するため１つの画素データを出力するに
はメモリ６を２度アクセスしなければならず、読
み出し速度が遅いという欠点があつた。また、こ
の装置では背景画の上にセル画が重ねられた画像
つまり第１図Ｃの如き画像しか得られず、第１図
Ｄに示す如く第１図Ａをセル画とし、第１図Ｂを
背景画としてあつかつた画像を得ることができな
いという欠点があつた。

本発明は上記の欠点を除去したものであり、第
５図以下と共にその各実施例につき説明する。

第５図は本発明装置の１実施例のブロツク系統
図を示す。第５図中、１４は背景画及びセル画の
画素データが入来する入力端子であり、この画素
データはメモリ１５及びコンパレータ１６に供給
される。また、１７はメモリ１５，１８の書き込
み番地及び読み出し番地を指示する18ビツトのア
ドレス信号が入来する入力端子であり、、このア
ドレス信号はメモリ１８及びアドレス制御回路１
９に供給される。また、入力端子２０には第１の
メモリ１５及び第２のメモリ１８の書き込み、読
み出しを制御するリード・ライト信号が入来し、
メモリ１５，１８、制御回路１９、及びデータセ
レクタ２２に供給される。そして、データセレク
タ２２、ラツチ回路２４、インバータ２５により
アドレス可変回路が構成されている。

まず、書き込み時にはリード・ライト信号が
「０」となる。このとき、アドレス制御回路１９
は入力端子１７よりのアドレス信号の下位17ビツ
トを第１のメモリ１５のアドレスの下位17ビツト
としてメモリ１５に供給すると共に、第18ビツト
をデータセレクタ２２のＡ端子に供給する。デー
タセレクタ２２はその制御端子に「０」のリー
ド・ライト信号を供給されることによりＡ端子に
供給されるアドレス信号の第18ビツトをＣ端子よ
る取り出しメモリ１５のアドレスの第18ビツトと
してメモリ１５に供給する。第１のメモリ１５は
記憶容量256Kバイトであり、入力端子１４よる
供給される画素データを上記の全18ビツトのアド
レス信号で指示される番地に書き込んで、前半の
128Kバイトにたとえば第１図Ａに示す背景画の
画素データ、後半の128Kバイトに第１図Ｂに示
すセル画の画素データを書き込む。これと同時
に、コンパレータ１６は、入力端子１４よりの画
素データを別途供給されるトランスペアレントコ
ードと比較し、一致したとき「１」、不一致のと
き「０」となる１ビツトの判定信号を発生し、こ
れをメモリ１８に供給する。第２のメモリ１８は
１つの番地に１ビツトを記憶する256Kバイトの
メモリであり、上記コンパレータ１６より供給さ
れる１ビツトの判定信号が入力端子１７よりのア
ドレス信号に従つて記憶される。これによつて第
１のメモリ１５には８ビツト構成の画素データが
記憶され、第２のメモリ１８上のメモリ１５と同
一アドレスで指示される番地にはこの画素データ
がトランスペアレントコードであるか否かを表わ
す１ビツトの判定信号が記憶される。

次に、読み出し時にはリード・ライト信号が
「１」となり、入力端子１７より第１図Ｂに示す
セル画の画素データを読み出すための第６図Ａに
示す18ビツトのアドレス信号が供給され、入力端
子２３からは第６図Ｂに示す如く「１」である期
間が「０」である期間より短かいクロツク信号が
供給される。第２のメモリ１８は18ビツトのアド
レス信号に指示される番地に記憶されている１ビ
ツトの判定信号を読み出し、たとえばＮ＋２番地
が「１」のとき第６図Ｃに示す如き信号をラツチ
回路２４に供給する。ラツチ回路２４はその制御
入力端子に第６図Ｂに示すクロツク信号を供給れ
ており、このクロツク信号の立上り時にメモリ１
８より供給される信号をラツチして次の立上りま
で保持し第６図Ｄに示す信号を発生する。この信
号はインバータ２５で反転されてデータセレクタ
２２のＢ端子に供給される。

また、これと同時に入力端子１７よりの18ビツ
トのアドレス信号がアドレス制御回路１９に供給
されるが、このアドレス制御回路１９はリード・
ライト信号が「１」のとき、入力端子２３より供
給される第６図Ｂに示すクロツク信号の立上り時
のアドレス信号をラツチして次の立上りまで保持
して第６図Ｅに示す如くこのアドレス信号を遅延
させ、この遅延したアドレス信号の下位17ビツト
を第１のメモリ１５のアドレスの下位17ビツトと
してのメモリ１５に供給すると共に、第18ビツト
をデータセレクタ２２のＡ端子に供給する。デー
タセレクタ２２はその制御端子に「１」のリー
ド・ライト信号を供給されてＢ端子に供給される
信号をＣ端子より取り出し、これをメモリ１５の
アドレスの第18ビツトとしてメモリ１５に供給す
る。第１のメモリ１５に供給されるアドレス信号
の下位17ビツトは第６図Ｅに示す如く第２のメモ
リ１８に供給される第６図Ａに示すアドレス信号
より遅延しており、メモリ１８の記憶容量からセ
ル画の画素データがトランスペアレントコードで
あるときメモリ１５の前半（背景画が記憶されて
いる）を指示する「０」が、またそうでないとき
メモリ１５の後半（セル画が記憶されている）を
指示する「１」がメモリ１５のアドレスの第18ビ
ツトとして第６図Ｆに示す如く上記下位17ビツト
と共にメモリ１８に供給され、第１図Ｃに示す如
き背景図の上にセル画が重ねられた画像の画素デ
ータが第６図Ｇに示す如くこのメモリ１８より読
み出されて出力される。この場合、第６図Ｂに示
すクロツク信号の周期は第４図Ａに示すクロツク
信号の周期の1/2で良く、その読み出し速度は２
倍となる。

また、第７図に示す如く、第５図示の装置にエ
クスクルーシブオア回路２６を追加し、このエク
スクルーシブオア回路２６の一方の入力端子には
インバータ２５の出力信号を供給し、他方の入力
端子にはアドレス制御回路１９よりデータセレク
タ２２のＡ端子に供給される１ビツトの信号を分
岐して供給する。このように構成した場合、読み
出し時において入力端子１７よりセル画の画素デ
ータを読み出すための第18ビツトが「１」である
アドレス信号が供給すると、第５図示の装置と同
様にメモリ１５からは背景画の上にセル画を重ね
た第１図Ｃの示す如き画像の画素データ読み出さ
れる。更に、入力端子１７より背景画を読み出す
ための第18ビツトが「０」であるアドレス信号を
供給すると、背景画の画素データがトランスペア
レントコードの場合エクスクルーシブオア回路の
出力信号は「１」となり、このときメモリ１５か
らはセル画の画素データが読み出され、これによ
り、第１図Ｄに示す如くセル画の上に背景画を重
ねた画像を得ることができる。

なお、上記第５図、第７図示の装置では入力端
子１７よりのアドレス信号の指示する番地はラン
ダムであつても良く、この場合にはアドレス信号
の与えられた次のサイクルで実際の画素データが
出力される。ここで、アドレス信号の指示する番
地がシーケンシヤルな場合、一方の入力端子にリ
ード・ライト信号を供給される加算器の他方の入
力端子に入力端子１７よりのアドレス信号を供給
して、この加算器の出力をメモリ１８のアドレス
信号とし、入力端子１７よりのアドレス信号の下
位17ビツトをメモリ１５に供給し、第18ビツトを
データセレクタ２２のＡ端子及びエクスクルーシ
ブオア回路２６の一方の入力端子に供給し、アド
レス信号が与えられる同一サイクルで画素データ
が出力されるよう構成しても良い。

また、上記実施例ではメモリ１５のアドレスの
第18ビツトだけを変化させているが、入力端子１
７よりのアドレス信号とインバータ２５よりの信
号を供給され、インバータ２５よりの信号が
「０」のときこのアドレス信号の全18ビツトに予
め定められた演算を行ない、得られた全18ビツト
のアドレス信号をメモリ１５に供給することによ
り、たとえば第１図Ｃに示す合成した画像の背景
画だけを上下左右に動かすことも可能である。ま
たメモリ１５の記憶容量を拡大して第２、第３の
セル画の画素データを記憶すると共に、メモリ１
８も拡大して第２、第３のセル画がトランスペア
レントコードであるか否かの情報を追加して記憶
させ、読み出し時には背景画及び第１〜第３のセ
ル画の優先順次に従つてメモリ１５の読み出しア
ドレスの上位２ビツトを変更することにより背景
画及び第１〜第３のセル画の合計４枚の画の合成
を行なうことも可能である。

上述の如く、本発明になる画像記憶装置は複数
の画像夫々を構成する画素データが書き込み用ア
ドレス信号により指示される番地に書き込まれ、
前記複数の画像のうちいずれかの画像の画素デー
タを指示する読み出し用アドレス信号により番地
に書き込まれている前記画素データを出力する第
１のメモリと、前記画素データと一定のコードと
を比較して判定信号を出力するコンパレータと、
この判定信号が前記書き込み用アドレス信号によ
り指示される番地に書き込まれ、前記読み出し用
アドレス信号により指示される番地に書き込まれ
ている前記判定信号を出力する第２のメモリと、
この第２のメモリより供給される判定信号により
前記読み出し用アドレス信号を保持又は前記読み
出し用アドレス信号の指示する画像とは異なる画
像のデータを指示するように変化させるアドレス
可変回路とで構成され、書き込み時に前記複数の
画像夫々を構成する画像データを前記書き込み用
アドレス信号により指示される前記第１のメモリ
の番地に書き込むと共に前記第２のメモリの同番
地に前記判定信号を書き込み、読み出し時に前記
読み出し用アドレス信号により指示される第２の
メモリの番地に書き込まれている判定信号によ
り、前記読み出し用アドレス信号を保持又は変化
させて、この保持又は変化した読み出し用アドレ
ス信号の指示す前記第１のメモリの番地より画素
データを読み出すため、１バイト当りの単価の安
い大容量のメモリを無駄なく使用し、その読み出
し速度は従来の２倍となり、更に、背景画の上に
セル画を重ねた合成画像の他にセル画の上に背景
画を重ねた合成画像等を簡単な構成で得ることが
できるという特長を有するものである。

【図面の簡単な説明】

第１図Ａ〜Ｄは画像合成を説明するための図、
第２図、第３図は夫々従来の画像記憶装置の各例
のブロツク系統図、第４図Ａ〜Ｅは第３図示の装
置の各部の信号タイムチヤート、第５図は本発明
装置の１実施例のブロツク系統図、第６図Ａ〜Ｇ
は第５図示の装置の各部の信号タイムチヤート、
第７図は本発明装置の変形例のブロツク系統図で
ある。１４，１７，２０，２３……入力端子、１５…
…第１のメモリ、１６……コンパレータ、１８…
…第２のメモリ、１９……アドレス制御回路、２
２……データセレクタ、２４……ラツチ回路、２
５……インバータ、２６……エクスクルーシブオ
ア回路。

Claims

【特許請求の範囲】１複数の画像夫々を構成する画素データが書き
込み用アドレス信号により指示される番地に書き
込まれ、前記複数の画像のうちいずれかの画像の
画素データを指示する読み出し用アドレス信号に
より指示される番地に書き込まれている前記画素
データを出力する第１のメモリと、前記画素データと一定のコードとを比較して判
定信号を出力するコンパレータと、この判定信号が前記書き込み用アドレス信号に
より指示される番地に書き込まれ、前記読み出し
用アドレス信号により指示される番地に書き込ま
れている前記判定信号を出力する第２のメモリ
と、この第２のメモリより供給される判定信号によ
り前記読み出し用アドレス信号を保持又は前記読
み出し用アドレス信号の指示する画像とは異なる
画像のデータを指示するように変化させるアドレ
ス可変回路とで構成され、書き込み時に前記複数の画像夫々を構成する画
像データを前記書き込み用アドレス信号により指
示される前記第１のメモリの番地に書き込むと共
に前記第２のメモリの同番地に前記判定信号を書
込み、読み出し時に前記読み出し用アドレス信号によ
り指示される第２のメモリの番地に書き込まれて
いる判定信号により、前記読み出し用アドレス信
号を保持又は変化させて、この保持又は変化した
読み出し用アドレス信号の指示する前記第１のメ
モリの番地より画素データを読み出すことを特徴
とする画像記憶装置。