JPH09218820A - 画像処理装置及び画像メモリのマッピング方法 - Google Patents

Abstract

(57)【要約】 【課題】ブロック単位のアクセスを高速に行うことが可
能な画像メモリのマッピング方法を用いた画像処理装置
を提供することを目的とする。 【解決手段】ラスタアドレス回路１６は、１画面分の画
素Ｇ２の画像データＤ１，Ｄ３を、各画素Ｇ２の座標値
に対応して、ブロック単位でアクセスされる８ライン分
をコラムアドレスCA方向に格納するとともに８ライン分
毎にラスタアドレスRA方向に、１ライン分の画像データ
を６４画素毎にロウアドレスRA方向にアクセスするよう
にラスタアドレスＲＡＤを発生させる。ブロックアドレ
ス回路１７は、ブロック単位でアクセスされる各画素の
ブロックアドレスＢＡＤを、同一ロウアドレスRAで発生
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像処理装置及び画
像メモリのマッピング方法に係り、詳しくは、画像デー
タを圧縮・伸長する場合に圧縮データの書き込み・読み
出しを画像メモリに対して高速に行うことができるよう
にしたマッピング方法、及びそのマッピング方法を用い
た画像処理装置に関するものである。

【０００２】

【従来の技術】従来、画像データの圧縮・伸長の手法と
して、例えばJPEG規格(ISO/IEC 10918-1) による方法を
用いた画像処理装置がある。この画像処理装置は、カメ
ラ等の入力装置により取り込んだ１画面分の画像データ
を、JPEGコーデック（エンコーダ）によって圧縮し、光
ディスク等の記憶装置に記憶する。また、画像処理装置
は、記憶装置に記憶されている画像データを読み出し、
JPEGコーデック（デコーダ）によって伸長してビデオ信
号としてＣＲＴ等の表示装置に送出して画像を表示す
る。

【０００３】JPEGコーデックは、画像データの圧縮・伸
長を行う場合に、画像データを８×８画素のブロック単
位で入出力を行う。しかし、カメラやテレビジョンなど
の入力・表示装置は、画像データをラスター単位で入出
力が行われる。このため、これら相互のデータ授受のた
めに、画像メモリを用いてラスタブロック変換が行われ
ている。

【０００４】図９に示すように、画像メモリは、１画面
分の画像データ５１を充分に格納可能な容量を有してい
る。そして、一般的には、画像メモリには、高速ページ
モードで動作するＤＲＡＭが用いられる。そして、画像
データ５１は、ラスタ単位のイメージでメモリ上にマッ
ピングされ記憶される。例えば、６４０×４８０画素の
画像データ５１の場合、画像メモリには、ラスタ単位で
ある１ライン５２毎（６４０画素）の画像データが同一
ロウアドレスＲＡによりアクセスされるページ内に格納
され、アクセスの高速化を図っている。そして、画像メ
モリに格納された画像データ５１は、JPEGコーデックに
よって８×８画素のブロック単位でアクセスされ、圧縮
されて記憶装置に記憶される。

【０００５】

【発明が解決しようとする課題】ところで、画素数が例
えば６４０×４８０画素以上の高解像度画像をフルモー
ション（３０フレーム／秒）で圧縮・伸長することで動
画の記録・表示を実現するモーションＪＰＥＧ(motion
JPEG) が近年採用されている。このモーションＪＰＥＧ
においては、画像メモリは、記憶された画像データ５１
が１／３０秒に２フィールドの割合でアクセスされると
ともに、JPEGコーデックから１／３０秒の間に１フレー
ムに含まれるブロック５２の数分だけアクセスされる。

【０００６】しかしながら、上記のマッピングでは、画
像メモリは、JPEGコーデックによりブロック単位でアク
セスされる場合、８ライン分の画像データ５１からそれ
ぞれ８画素分づつアクセスされる。即ち、画像メモリに
おいては、ブロック単位でアクセスされる場合に、８画
素の画像データを読み出す毎にロウアドレスＲＡを変更
するページアウトが発生する。そのため、ロウアドレス
ＲＡを変更する分だけブロック単位のアクセス速度が低
下するので、ＤＲＡＭのバンド幅に余裕が無くなる場合
がある。その結果、フルモーションで画像データ５１の
圧縮・伸長を行う場合に、画像メモリのアクセスが追従
できなくなるという問題があった。

【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、ブロック単位のアクセ
スを高速に行うことができるメモリのマッピング方法を
提供することにある。また、そのようなマッピング方法
を用いた画像処理装置を提供することにある。

【０００８】

【課題を解決するための手段】請求項１に記載の発明
は、少なくとも１画面分の画像データを記憶する画像メ
モリに対し、上記画像データを１行毎に連続するラスタ
単位または所定数の行及び列毎に連続するブロック単位
で書き込み、書き込んだ上記画像データを書き込み時の
入力単位とは異なる単位で読み出して上記画像データの
配列順序を変更する画像処理装置であって、ラスタ単位
で配列される上記画像データに対応し、ブロック単位の
配列の行数の整数倍のラスタ数をコラム方向にアクセス
するコラムアドレス及び各ラスタをブロック単位の配列
の列数の整数倍のカラム数毎に改行して複数のロウライ
ンにアクセスするロウアドレスからなるラスタアクセス
アドレスを発生させるラスタアクセスアドレス発生回路
と、ブロック単位で配列される上記画像データに対応
し、少なくとも１ブロックをコラム方向に離散的にアク
セスするコラムアドレス及び１ブロックのアクセスが完
了するまで同一のロウラインをアクセスするロウアドレ
スからなるブロックアクセスアドレスを発生するブロッ
クアクセスアドレス発生回路とを備えたことを要旨とす
る。

【０００９】請求項２に記載の発明は、請求項１に記載
の画像処理装置において、上記ラスタアクセスアドレス
発生回路は、ブロック単位の配列の列数の整数倍のコラ
ム数毎に上記コラムアドレスを初期値に戻し、上記コラ
ムアドレスが初期値に戻される毎に上記ロウアドレスを
１ずつ更新するようにした。

【００１０】請求項３に記載の発明は、請求項１に記載
の画像処理装置において、上記ブロックアクセスアドレ
ス発生回路は、ブロック単位の配列の列数に一致するコ
ラム数毎に上記コラムアドレスをブロック単位の配列の
列数の整数倍のコラム数ずつ更新するようにした。

【００１１】請求項４に記載の発明は、請求項１乃至請
求項３の何れかに記載の画像処理装置において、ブロッ
ク単位で配列された上記画像データに対して、所定のア
ルゴリズムに従う圧縮あるいは伸長の処理を施す処理手
段を含む。

【００１２】請求項５に記載の発明は、少なくとも１画
面分の画像データを記憶する画像メモリに対し、上記画
像データを１行毎に連続するラスタ単位または所定数の
行及び列毎に連続するブロック単位で書き込み、書き込
んだ上記画像データを書き込み時の入力単位とは異なる
単位で読み出す画像メモリのマッピング方法であって、
ラスタ単位で配列される上記画像データに対しては、ブ
ロック単位の配列の行数の整数倍のラスタ数をコラム方
向にアクセスすると共に、各ラスタをブロック単位の配
列の列数の整数倍のカラム数毎に改行して複数のロウラ
インにアクセスし、ブロック単位で配列される上記画像
データに対しては、少なくとも１ブロックをコラム方向
に離散的にアクセスすると共に１ブロックのアクセスが
完了するまで同一のロウラインをアクセスするようにし
た。

【００１３】請求項６に記載の発明は、請求項５に記載
の画像メモリのマッピング方法において、ラスタ単位で
配列される上記画像データを、ブロック単位の配列の列
数の整数倍のコラム数毎にコラム方向にアクセスするコ
ラムアドレスを初期値に戻し、上記コラムアドレスが初
期値に戻される毎に上記ロウラインをアクセスするロウ
アドレスを１ずつ更新してアクセスするようにした。

【００１４】請求項７に記載の発明は、請求項５に記載
の画像メモリのマッピング方法において、ブロック単位
で配列される上記画像データを、ブロック単位の配列の
列数に一致するコラム数毎にコラム方向にアクセスする
コラムアドレスをブロック単位の配列の列数の整数倍の
コラム数ずつ更新してアクセスするようにした。

【００１５】従って、請求項１に記載の発明によれば、
ラスタアクセスアドレス発生回路とブロックアクセスア
ドレス発生回路とが備えられる。ラスタアドレス発生回
路は、ラスタ単位で配列される画像データに対応し、ブ
ロック単位の配列の行数の整数倍のラスタ数をコラム方
向にアクセスするコラムアドレス及び各ラスタをブロッ
ク単位の配列の列数の整数倍のカラム数毎に改行して複
数のロウラインにアクセスするロウアドレスからなるラ
スタアクセスアドレスを発生させる。ブロックアクセス
アドレス発生回路は、ブロック単位で配列される画像デ
ータに対応し、少なくとも１ブロックをコラム方向に離
散的にアクセスするコラムアドレス及び１ブロックのア
クセスが完了するまで同一のロウラインをアクセスする
ロウアドレスからなるブロックアクセスアドレスを発生
させる。

【００１６】請求項２に記載の発明によれば、ブロック
単位の配列の列数の整数倍のコラム数毎にコラムアドレ
スが初期値に戻され、コラムアドレスが初期値に戻され
る毎にロウアドレスが１ずつ更新される。

【００１７】請求項３に記載の発明によれば、ブロック
単位の配列の列数に一致するコラム数毎にコラムアドレ
スがブロック単位の配列の列数の整数倍のコラム数ずつ
更新される。

【００１８】請求項４に記載の発明によれば、ブロック
単位で配列された画像データに対して、処理手段によっ
て、所定のアルゴリズムに従う圧縮あるいは伸長の処理
が施される。

【００１９】請求項５に記載の発明によれば、画像メモ
リにラスタ単位で配列された画像データに対しては、ブ
ロック単位の配列の行数の整数倍のラスタ数がコラム方
向にアクセスされると共に、各ラスタをブロック単位の
配列の列数の整数倍のカラム数毎に改行して複数のロウ
ラインがアクセスされる。画像メモリにブロック単位で
配列された画像データに対しては、少なくとも１ブロッ
クがコラム方向に離散的にアクセスされると共に１ブロ
ックのアクセスが完了するまで同一のロウラインがアク
セスされる。

【００２０】請求項６に記載の発明によれば、ラスタ単
位で配列された画像データは、ブロック単位の配列の列
数の整数倍のコラム数毎にコラム方向にアクセスするコ
ラムアドレスが初期値に戻され、そのコラムアドレスが
初期値に戻される毎にロウラインをアクセスするロウア
ドレスが１ずつ更新されてアクセスされる。

【００２１】請求項７に記載の発明によれば、ブロック
単位で配列された画像データは、ブロック単位の配列の
列数に一致するコラム数毎にコラム方向にアクセスする
コラムアドレスがブロック単位の配列の列数の整数倍の
コラム数ずつ更新されてアクセスされる。

【００２２】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図７に従って説明する。図１に示すよう
に、画像処理装置１には、入力装置２、表示装置３、及
び、記憶装置４が接続されている。図４に示すように、
入力装置２は、カラー静止画等の自然画像Ｇ１を取り込
み、その画像Ｇ１を複数の画素Ｇ２に分割する。そし
て、入力装置２は、分割した各画素Ｇ２のデータを入力
画像データＤ１として画像処理装置１に出力する。

【００２３】画像処理装置１は、所定の方式（本実施の
形態ではJPEG方式）に基づいて画像データの圧縮・伸長
を行うためのものである。画像処理装置１は、ＣＣＤカ
メラ等よりなる入力装置２から入力した入力画像データ
Ｄ１をJPEGアルゴリズムに従って圧縮し、その圧縮した
圧縮画像データＤ２を磁気ディスク装置等よりなる記憶
装置４に出力し、その記憶装置４に記憶させる。また、
画像処理装置１は、記憶装置４に記憶された圧縮画像デ
ータＤ２を読み出して、その圧縮画像データＤ２をJPEG
アルゴリズムに従って伸長して伸長画像データＤ３とし
てＣＲＴ等よりなる表示装置３に出力し、その表示装置
３は画像を復元する。

【００２４】また、画像処理装置１には、画像メモリ５
が接続されている。画像メモリ５は、１画面分の画像Ｇ
１を構成する各画素Ｇ２を記憶するのに充分な容量のＤ
ＲＡＭよりなり、高速ページモードでの動作が可能であ
る。画像処理装置１は、画像メモリ５を用いて画像デー
タのラスタブロック変換を行うとともに、JPEGアルゴリ
ズムに従って圧縮伸長処理を行う。即ち、画像処理装置
１は、記録時には、入力装置２から入力した入力画像デ
ータＤ１をラスタ単位で画像メモリ５に一旦記憶させる
とともに、画像メモリ５に記憶された入力画像データＤ
１を所定の画素数、例えば８×８画素のブロック単位で
読み出し、JPEGアルゴリズムに従って圧縮処理した後、
圧縮画像データＤ２として記憶装置４に記憶させる。

【００２５】ここで、画像メモリ５に対しては、ラスタ
単位の入力画像データＤ１が読み出しのブロック単位を
構成する水平方向の画素数の整数倍の数で折り返されて
記憶される。尚かつ、画像メモリ５の各ロウラインは、
読み出しのブロック単位を構成する垂直方向の画素数の
整数倍の数に均等区分され、各分割領域にラスタ単位の
入力画像データが記憶される。例えば、画像メモリ５が
５１２コラムで構成されるとき、各ロウラインが６４カ
ラム毎に８個の領域に分割され、各分割領域にラスタ単
位の入力画像データＤ１が６４個毎に折り返されて記憶
されることになる。

【００２６】また、動画の再生時には、画像処理装置１
は、記憶装置４から読み出した圧縮画像データＤ２をJP
EGアルゴリズムに従って伸長処理し、伸長画像データＤ
３をブロック単位で画像メモリ５に一旦記憶させた後、
ラスタ単位で読み出して表示装置３に表示させる。ここ
で、画像メモリ５に対しては、記録時とは逆に、ブロッ
ク単位の伸長画像データＤ３が均等分割された各ロウラ
インの分割領域にそれぞれ離散して記録される。

【００２７】また、画像処理装置１は、画像メモリ５を
高速ページモードで動作させるとともに、ラスタ単位の
画像データ（入力画像データＤ１，伸長画像データＤ
３）とブロック単位の画像データとをインターリーブし
てアクセスする。高速ページモードを用いることによっ
て、画像処理装置１は、連続して入力画像データＤ１の
入力、又は連続して伸長画像データＤ３を出力すること
ができる。また、インターリーブすることによって、画
像処理装置１は、入力画像データＤ１の入力又は伸長画
像データＤ３の出力と、圧縮画像データＤ２の入出力と
を同時に行うことができる。

【００２８】次に、画像処理装置１の構成を詳述する。
画像処理装置１は、入出力制御回路１１、バッファメモ
リ１２、メモリコントローラ１３、バッファメモリ１
４、JPEGコーデック１５、ラスタアクセスアドレス発生
回路１６、及び、ブロックアクセスアドレス発生回路１
７により構成されている。

【００２９】動画を記録する場合、入力装置２から入力
された入力画像データＤ１は、入出力制御回路１１、バ
ッファメモリ１２、メモリコントローラ１３を介してラ
スタ単位で画像メモリ５に記憶される。その画像メモリ
５に記憶された画像データＤ１は、ブロック単位で読み
出され、メモリコントローラ１３及びバッファメモリ１
４を介してJPEGコーデック１５に取り込まれ、圧縮され
た圧縮画像データＤ２として記憶装置４に出力される。

【００３０】動画を再生する場合、記憶装置４から読み
出された圧縮画像データＤ２は、JPEGコーデック１５に
よって伸長され、ブロック単位でバッファメモリ１４及
びメモリコントローラ１３を介して画像メモリ５に記憶
される。また、画像メモリ５に記憶された画像データＤ
３は、ラスタ単位で読み出され、メモリコントローラ１
３、バッファメモリ１２及び入出力制御回路１１を介し
て伸長画像データＤ３として表示装置３に出力される。

【００３１】ラスタアクセスアドレス発生回路（以下、
単にラスタアドレス回路という）１６は、画像メモリ５
に対して入力画像データＤ１又は伸長画像データＤ３を
ラスタ単位でアクセスする場合のラスタアドレスＲＡＤ
を発生させるための回路である。ラスタアドレス回路１
６は、アクセスする画素Ｇ２の座標値（ｘ，ｙ）に基づ
いてラスタアドレスＲＡＤを発生させ、メモリコントロ
ーラ１３に出力する。そして、メモリコントローラ１３
は、入力したアドレスＲＡＤに基づいてラスタ単位で画
像メモリ５に記憶された画像データＤ１，Ｄ３をアクセ
スする。

【００３２】ブロックアクセスアドレス発生回路（以
下、単にブロックアドレス回路という）１７は、画像メ
モリ５に対して入力画像データＤ１又は伸長画像データ
Ｄ３をブロック単位でアクセスする場合のブロックアド
レスＢＡＤを発生させるための回路である。ブロックア
ドレス回路１７は、１画面分の画像データＤ１，Ｄ３に
おいてアクセスする画素Ｇ２が含まれるブロックの位置
と、そのブロック内における画素Ｇ２の位置とに基づい
てアドレスＢＡＤを発生させ、メモリコントローラ１３
に出力する。そして、メモリコントローラ１３は、入力
したアドレスＢＡＤに基づいてブロック単位で画像メモ
リ５に記憶された画像データＤ１，Ｄ３をアクセスす
る。

【００３３】次に、ラスタアドレス回路１６の動作を図
２のフローチャートに従って説明する。ここでは、図４
と同様に、画像データＤ１，Ｄ３が６４０×４８０画素
で構成され、この画像データＤ１，Ｄ３を８×８画素の
ブロック単位で処理する場合を示す。

【００３４】ラスタアドレス回路１６は、アクセスする
画素Ｇ２の座標値（ｘ，ｙ）に基づいてラスタアドレス
ＲＡＤを発生させる。このとき、ラスタアドレス回路１
６は、画像データＤ１，Ｄ３を構成する各ラインL0〜L4
79をアクセスするためのラインアドレス(RAa,CAa) と、
各ラインL0〜L479をそれぞれ構成する画素Ｇ２をアクセ
スするための画素アドレス(RAb,CAb) とを発生させる。
そして、ラスタアドレス回路１６は、発生させたライン
アドレス(RAa,CAa) と画素アドレス(RAb,CAb)を加算し
てラスタアドレスＲＡＤ(RA,CA) としてメモリコントロ
ーラ１３に出力する。

【００３５】即ち、ステップ（以下、単にＳという）１
において、ラスタアドレス回路１６は、初期値として、
ロウアドレスRAa,RAb 、コラムアドレスCAa,CAb をクリ
ア（＝０）にする。また、最初に書き込むラインL0に対
応して座標値ｙをクリア（＝０）にする。

【００３６】次に、Ｓ２において、ラスタアドレス回路
１６は、座標値ｙに基づいて１画面分の画像データＤ
１，Ｄ３のアドレスＲＡＤを発生させたか否かを判断す
る。１画面分の座標値ｙは、「０」〜「４７９」までで
あり、座標値ｙ＜４８０のときには、まだ１画面分の画
像データＤ１，Ｄ３を処理中であると判断して処理を継
続する。

【００３７】次に、Ｓ３において、座標値ｘをクリアし
た後、Ｓ４において、座標値ｘに基づいて１ライン分の
画素Ｇ２のアドレスＲＡＤを発生させたか否かを判断す
る。１ライン分の座標値ｘは「０」〜「６３９」までで
あり、座標値ｘ＜６４０のときにはまだ１ライン分のア
ドレスＲＡＤを発生させていないと判断する。その場
合、続くＳ５において、そのときのアドレスＲＡＤを発
生させる。このとき、ラスタアドレス回路１６は、ロウ
アドレスRAa とロウアドレスRAb とを加算させてロウア
ドレスRAとする。また、コラムアドレスCAa とコラムア
ドレスCAb とを加算させてコラムアドレスCAとする。ま
た、図２においてｎは自然数である。

【００３８】Ｓ６〜Ｓ１０において、ラスタアドレス回
路１６は、１ライン分のデータに対応し、各画素Ｇ２の
座標値Ｘが「１」ずつ増加する（Ｓ１０）毎にコラムア
ドレスCAb を「１」ずつ加算する（Ｓ７）とともに、６
４個の画素Ｇ２のデータに対するラスタアドレスＲＡＤ
を発生させる（Ｓ６）と、コラムアドレスCAb をクリア
（Ｓ８）しロウアドレスRAb を「１」加算（Ｓ９）す
る。従って、同一ロウアドレスRAb に対してコラムアド
レスCAb は「０」〜「６３」まで発生する。そして、Ｓ
４において、ラスタアドレス回路１６は、座標値ｘ＝６
４０となるまでＳ５〜Ｓ１０を繰り返し、ロウアドレス
RAb を「０」〜「９」まで変化させて１ライン分のデー
タのラスタアドレスＲＡＤを発生させる。

【００３９】次に、Ｓ１１〜Ｓ１６において、ラスタア
ドレス回路１６は、１画面分の画像データに対応し、各
ラインの座標値Ｙが「１」ずつ増加する（Ｓ１６）毎に
コラムアドレスCAa を「６４」ずつ加算する（Ｓ１１）
とともに、８ライン分の画像データに対するラスタアド
レスＲＡＤを発生させる（Ｓ１３）と、ロウアドレスRA
a を「１０」加算（Ｓ１４）しコラムアドレスCAa をク
リア（Ｓ１５）する。従って、コラムアドレス方向に８
ライン分の画素Ｇ２に対するラスタアドレスＲＡＤが発
生する。そして、Ｓ２において、ラスタアドレス回路１
６は、座標値ｙ＝４８０となるまでＳ３〜Ｓ１６を繰り
返し、１画面分の画像データのラスタアドレスＲＡＤを
発生させる。

【００４０】上記のように発生されたラスタアドレスＲ
ＡＤによる画像データＤ１，Ｄ３のアクセスを、図４〜
図６に従って説明する。図４に示すように、入力装置２
に取り込まれた画像Ｇ１は、各画素Ｇ２の座標値を行方
向（図において横方向）の座標値ｘと、列方向（図にお
いて縦方向）の座標値ｙとでp(x,y)と表すと、画素p(0,
0)〜画素p(639,479)で表される。

【００４１】入力装置２は、先ず、１行目のラインL0を
構成する画素p(0,0)から順に行方向の画素p(1,0)，画素
p(2,0)，・・・と出力し、画素p(639,0)を出力すると、
次に２行目のラインL1を構成する画素p(0,1)から順に出
力する。そして、最後の４８０行目のラインL479を構成
する画素p(639,479)を出力すると、入力装置２は、続い
て次の画面の画素p(0,0)から順に出力する。

【００４２】画像処理装置１のラスタアドレス回路１６
は、入力画像データＤ１を構成する各ラインL0〜L479の
データを、図２に示すフローチャートに従ってラスタア
ドレスＲＡＤを発生させて画像メモリ５に格納する。す
ると、図５に示すように、１画面分の画像データＤ１，
Ｄ３を構成する各ラインL0〜L479は、64個単位で折り返
されて８ライン分ずつコラムアドレスＣＡ方向に並べら
れて格納される。また、図６に示すように、１ライン分
の画素Ｇ２のデータは、同一ロウアドレスRAにそれぞれ
64個(=512/8)の画素の画像データが記憶される。そし
て、1 ライン分は640 個の画素Ｇ２により構成されるこ
とから、ロウアドレスRAは、10行(=640/64) に画像デー
タＤ１が記憶される。

【００４３】そして、コラムアドレス方向に格納される
ライン数は、アクセスされるブロック単位を構成する垂
直方向の画素数の整数倍に設定される。また、１ライン
分の画像データのうち、同一ロウアドレスに格納される
画素数は、アクセスされるブロック単位を構成する水平
方向の画素数の整数倍に設定される。

【００４４】例えば、８行目のラインL7の場合、ロウア
ドレスRA0 には画素p(0,7)〜画素p(63,7) までが記憶さ
れ、ロウアドレスRA1 には画素(64,7)〜画素p(127,7)が
記憶される。そして、ラインL7は、640 個の画素p(0,7)
〜(639,7) により構成されることから、ラインL7は、ロ
ウアドレスRA0 〜RA9 までに格納される。尚、コラムア
ドレスCAは、CA448 〜CA511 となる。

【００４５】以上のように、コラムアドレスCA0 〜CA63
には、ロウアドレスRA0 にラインL0の画素p(0,0)〜画素
p(63,0) までが格納され、ロウアドレスRA1 にラインL0
の画素(64,0)〜画素p(127,0)が記憶される。また、コラ
ムアドレスCA64〜CA127 には、ロウアドレスRA0 にライ
ンL1の画素p(0,1)〜画素p(63,1) までが格納され、ロウ
アドレスRA1 にラインL1の画素(64,1)〜画素p(127,1)が
記憶される。従って、同一ロウアドレスRA0 には、ライ
ンL0〜L7までの対応する64個の画素の画像データ( 図4
において左から64個づつ）が記憶される。即ち、ライン
L0〜L7の画素の画像データは、１ブロックとなる64個の
画素Ｇ２のデータが同一ロウアドレスに書き込まれるこ
とになる。従って、画像メモリ５が高速ページモードで
動作する場合、６４個の画像データＧ２がページアウト
を発生させることなくアクセスされる。

【００４６】尚、画像メモリ５に書き込まれた画像デー
タＤ３をラスタ単位で読み出す場合には、ラスタアドレ
ス回路１６は、上記と同様にロウアドレスRAとコラムア
ドレスCAとからなるラスタアドレスＲＡＤを発生させ
る。そのため、メモリコントローラ１３は、ラスタ単位
の64個の画素Ｇ２のデータにおいてページアウトを発生
を発生させることなく読み出すことができる。即ち、ペ
ージアウトが発生する頻度が低減し、高速アクセスが可
能になる。

【００４７】ところで、ラスタ単位の画像データを一旦
記憶するバッファメモリ１２の容量は、画像メモリ５の
画像データＤ１，Ｄ３をアクセスする際にページアウト
が発生する画素数（６４画素）に対応して設定されてい
る。しかしながら、従来のマッピング方法では、画像デ
ータ５１の１ライン分の画素毎にページアウトが発生す
る。そのため、従来の画像処理装置は、高速ページモー
ドを用いて高速にアクセスするために、１ライン分のデ
ータをアクセスするためにその１ライン分に対応した大
容量のバッファメモリが必要となるので、装置が大規模
化する。そのため、本実施の形態の画像処理装置１で
は、従来のように１ライン分の画素に対応した容量は必
要ないので、バッファメモリの容量を従来に比べて小さ
くすることができる。

【００４８】次に、ブロックアドレス回路１７の動作を
図３のフローチャートに従って説明する。ここでもラス
タアドレス回路１６と同様に、画像データＤ１，Ｄ３が
６４０×４８０画素で構成され、この画像データＤ１，
Ｄ３を８×８画素のブロックで処理する場合を示す。

【００４９】ブロックアドレス回路１７は、アクセスす
るブロックの位置ｐ、及びそのブロック内の画素の位置
ｑに基づいてブロックアドレスＢＡＤを発生させる。ブ
ロック位置ｐは、図４に示す画像Ｇ１の左上から横方向
及び縦方向に８×８画素のブロックに順次付したシーケ
ンシャル番号である。例えば、６４０×４８０画素の画
像データの場合、４８００個のブロック単位でアクセス
され、ブロック位置ｐは「０」〜「４７９９」の値とな
る。また、画素位置ｑは、８×８画素の各ブロックの左
上から横方向及び縦方向に１画素に付したシーケンシャ
ル番号であり、「０」〜６３」の値となる。

【００５０】このとき、ブロックアドレス回路１７は、
１画面分の画像Ｇ１を構成する各ブロックをアクセスす
るための位置アドレス(RAa,CAa) と、各ブロックをそれ
ぞれ構成する各ラインに対応した８画素単位の画素アド
レス(RAb,CAb) と、各ラインにおける画素Ｇ２をアクセ
スする画素位置に対応したコラムアドレスCAc とを発生
させる。そして、ブロックアドレス回路１７は、発生さ
せたラインアドレス(RAa,CAa) と画素アドレス(RAb,CA
b) とコラムアドレスCAc を加算してブロックアドレス
ＢＡＤ(RA,CA) としてメモリコントローラ１３に出力す
る。

【００５１】即ち、ステップ（以下、単にＳという）２
１において、ブロックアドレス回路１７は、初期値とし
て、ロウアドレスRAa,RAb 、コラムアドレスCAa,CAb,CA
c をクリア（＝０）にする。また、最初にアクセスする
ブロックに対応してブロック位置ｐをクリア（＝０）に
する。

【００５２】次に、Ｓ２２において、ブロックアドレス
回路１７は、ブロック位置ｐに基づいて１画面分の画像
データＤ１，Ｄ３に対するアドレスＢＡＤを発生させた
か否かを判断する。１画面分のブロック位置ｐは、
「０」〜「４７９９」までであり、ブロック位置ｐ＜４
８００のときには、まだ１画面分の画像データＤ１，Ｄ
３を処理中であると判断して処理を継続する。

【００５３】次に、Ｓ２３において、画素位置ｑをクリ
アする。即ち、Ｓ２４において、画素位置ｑに基づいて
１ブロック分の画素Ｇ２に対するアドレスＢＡＤを発生
させたか否かを判断する。１ブロック分の画素位置ｑは
「０」〜「６３」までであり、画素位置ｑ＜６４のとき
にはまだ１ブロック分のアドレスＢＡＤを発生させてい
ないと判断する。そのため、Ｓ２５において、そのとき
のアドレスＢＡＤを発生させる。このとき、ブロックア
ドレス回路１７は、ロウアドレスRAa とロウアドレスRA
b とを加算させてロウアドレスRAとする。また、コラム
アドレスCAa とコラムアドレスCAb とコラムアドレスCA
c とを加算させてコラムアドレスCAとする。また、図３
においてｎは自然数である。

【００５４】Ｓ２６〜Ｓ３０において、ブロックアドレ
ス回路１７は、１ブロック分のデータに対応して各画素
Ｇ２の画素位置ｑが「１」ずつ増加する（Ｓ３０）毎に
コラムアドレスCAc を「１」ずつ加算する（Ｓ２７）と
ともに、８個の画素Ｇ２のデータに対するブロックアド
レスＢＡＤを発生させる（Ｓ２６）と、コラムアドレス
CAb を「６４」加算（Ｓ２８）しコラムアドレスCAc を
クリア（Ｓ２９）する。この時、ロウアドレスRAa,RAb
は変化していない。従って、同一ロウアドレスRAa,RAb
において１ブロック分のコラムアドレスCAa,CAb,CAc が
発生する。そして、Ｓ２４において、ブロックアドレス
回路１７は、ブロック内の画素位置ｑ＝６４となるまで
Ｓ２４〜Ｓ３０を繰り返すことから、１ブロック分の画
像データＤ１，Ｄ３のブロックアドレスＢＡＤを発生さ
せる。

【００５５】次に、Ｓ３１〜Ｓ３９において、ブロック
アドレス回路１７は、８ブロック分のブロックアドレス
ＢＡＤを発生させる（Ｓ３２）までの間、コラムアドレ
スCAa を「８」づつ加算（Ｓ３８）する。この時、ロウ
アドレスRAa,RAb は変化していない。従って、同一ロウ
アドレスRAa,RAb において８ブロック分のコラムアドレ
スCAa,CAb,CAc が発生する。そして、８ブロック分のブ
ロックアドレスＢＡＤを発生させると、次の８ブロック
分の画像データに対するブロックアドレスＢＡＤを発生
させるためにコラム信号バーＣＡＳアドレスCAa をクリ
ア（Ｓ３３）する。

【００５６】さらに、ブロックアドレス回路１７は、ブ
ロックを構成する８ライン分の全ての画素Ｇ２のデータ
に対するブロックアドレスＢＡＤを発生させる（Ｓ３
４）までの間、ロウアドレスRAb を「１」づつ加算（Ｓ
３５）する。１ラインが６４０画素であることから、８
ライン分の画像データは８０ブロックとなる。そして、
８ライン分のデータ全てに対してブロックアドレスＢＡ
Ｄを発生させると、次の８ライン分の画像データに対す
るブロックアドレスＢＡＤを発生させるためにロウアド
レスRAa を「１０」加算（Ｓ３６）しコラムアドレスCA
b をクリア（Ｓ３７）する。そして、Ｓ２２において、
ブロックアドレス回路１７は、ブロック位置ｐ＝４８０
０となるまでＳ２２〜Ｓ３９を繰り返すことから、１画
面分の画像データのブロックアドレスＢＡＤを発生させ
る。

【００５７】上記のように発生されたブロックアドレス
ＢＡＤによる画像データＤ１，Ｄ３のアクセスを、図７
に従って説明する。図７に示すように、ブロック単位で
の読み出しは、８×８画素の単位で行われる。例えば、
図４の点線で囲まれた画像に対するブロックＢ１を読み
出す場合、ラインL0の画素p(0,0)〜p(7,0)からラインL7
の画素p(0,7)〜p(7,7)までが１回にアクセスされる。ラ
インL0の画素p(0,0)〜p(7,0)は、ロウアドレスRA0 であ
ってコラムアドレスCA0 〜CA7 に格納されている。そし
て、ラインL7の画素p(0,7)〜p(7,7)は、ロウアドレスRA
0 であってコラムアドレスCA448 〜CA455 に格納されて
いる。即ち、ブロックＢ１を構成するラインL0〜L7の画
素p(i,j)[i=0〜7,j=0〜7]は、同一のロウアドレスRA0
内のコラムアドレスCA64j+i に記憶されていることにな
る。従って、メモリコントローラ１３は、１つのブロッ
クを構成する８×８画素の画像データを高速ページモー
ドでアクセスしても、ページアウトは発生しない。その
結果、画像処理装置１は、画像メモリ５に記憶した入力
画像データＤ１をブロック単位で高速ページモードを用
いてアクセスする場合にページアウトが発生しないの
で、従来に比べて高速にアクセスすることができる。

【００５８】尚、画像メモリ５に対して圧縮画像データ
Ｄ２をブロック単位で書き込む場合には、ブロックアド
レス回路１７は、上記と同様にロウアドレスRAとコラム
アドレスCAとからなるブロックアドレスＢＡＤを発生さ
せる。そのため、メモリコントローラ１３は、画像デー
タＤ３をブロック単位でページアウトを発生させること
なく書き込むことができる。

【００５９】以上記述したように、本形態によれば、以
下の効果を奏する。 （１）ラスタアドレス回路１６は、１画面分の画素Ｇ２
の画像データＤ１，Ｄ３を、各画素Ｇ２の座標値に対応
して、ブロック単位でアクセスされる８ライン分をコラ
ムアドレスCA方向に格納するとともに８ライン分毎にラ
スタアドレスRA方向に、１ライン分の画像データを６４
画素毎にロウアドレスRA方向にアクセスするようにラス
タアドレスＲＡＤを発生させるようにした。その結果、
ブロックアドレス回路１７は、ブロック単位でアクセス
される各画素のブロックアドレスＢＡＤを、同一ロウア
ドレスRAで発生させる。その結果、メモリコントローラ
１３が１ブロックを構成する画素Ｇ２のデータをアクセ
スする場合に、ページアウトは発生しない。従って、ブ
ロック単位でアクセスする場合にページアウトが発生し
ないので、ブロック単位のアクセスを従来に比べて高速
に行うことができる。

【００６０】（２）ラスタ単位の画像データを一旦記憶
するバッファメモリ１２の容量を、画像メモリ５の画像
データＤ１，Ｄ３をアクセスする際にページアウトが発
生する画素数に対応して設定した。その結果、従来のよ
うに１ライン分の画素に対応した容量は必要なく、バッ
ファメモリの容量を従来に比べて小さくすることができ
るので、装置１が大規模化するのを防ぐことができる。

【００６１】尚、本発明は上記形態に限定されるもので
はなく、以下のように実施してもよい。 （１）上記実施の形態では、１画面を構成する各ライン
の画像データをブロック単位でアクセスされる８ライン
毎にロウアドレスRA方向にアクセスするためのラスタア
ドレスＲＡＤを発生するようにしたが、図８に示すよう
に、１６ライン毎にロウアドレスＲＡ方向にアクセスす
るラスタアドレスを発生するようにしてもよい。この他
にも２４ライン、３２ライン等の８の倍数の任意のライ
ン数毎にアクセスするためのラスタアドレスＲＡＤを発
生させるようにしてもよい。

【００６２】また、上記実施の形態では、１ラインを構
成する各画素の画像データを６４画素毎にロウアドレス
RA方向にアクセスするためのラスタアドレスＲＡＤを発
生するようにしたが、例えば、１６画素、２４画素、３
２画素、１２８画素等の任意の画素数毎にアクセスする
ためのラスタアドレスＲＡＤを発生させるようにしても
よい。

【００６３】（２）上記実施の形態では、１画面を６４
０×４８０画素により構成したが、１画面分の画素数を
適宜変更して実施してもよい。例えば、１画面を３２０
×２４０画素、１２８０×１２００画素等の様々な画素
数の画像データを圧縮・伸長するようにしてもよい。そ
の際、画像データの画素数に対応して画像メモリ５の容
量を設定することは言うまでもない。 （３）上記実施の形態では、JPEG規格を用いて自然画像
を圧縮・伸長する画像処理装置１に具体化したが、MPEG
(Moving Picture coding Experts Group) 規格等の他の
方式を用いて画像を圧縮・伸長する伸長して表示する画
像処理装置に具体化して実施してもよい。

【００６４】その際、メモリコントローラ１３は、各規
格に適合する任意の画素数（３×３，４×４，６×６，
１６×１６等）のブロック単位でアクセスするように
し、ラスタ単位でアクセスする画像データの画素数、バ
ッファメモリ１２，１４の容量等もそのアクセスするブ
ロック単位に適合させれば、同様の効果を奏する。以
上、本発明の実施の各形態について説明したが、各形態
から把握できる請求項以外の技術的思想について、以下
にそれらの効果と共に記載する。

【００６５】（イ）請求項１に記載の画像処理装置にお
いて、ブロックアドレス発生手段は、ＪＰＥＧ方式に従
って前記画像メモリに対して画像データを連続的に圧
縮，伸長するブロック単位でアクセスするためのアドレ
スを発生させるようにした画像処理装置。この構成によ
れば、連続した画像を圧縮・伸長して記憶・再生を行う
モーションＪＰＥＧに容易に対応することが可能とな
る。

【００６６】

【発明の効果】以上詳述したように本発明によれば、ブ
ロック単位のアクセスを高速に行うことが可能な画像メ
モリのマッピング方法を提供することができる。また、
そのようなマッピング方法を用いた画像処理装置を提供
することができる。

【図面の簡単な説明】

【図１】 一実施の形態の画像処理装置のブロック回路
図。

【図２】 ラスタアドレスの発生を説明するためのフロ
ーチャート。

【図３】 ブロックアドレスの発生を説明するためのフ
ローチャート。

【図４】 画像データを示す説明図。

【図５】 画像メモリのマッピングを示す説明図。

【図６】 ラスタ単位のアクセスを示す説明図。

【図７】 ブロック単位のアクセスを示す説明図。

【図８】 別の画像メモリのマッピングを示す説明図。

【図９】 従来の画像データの入出力を示す説明図。

【符号の説明】

５ 画像メモリ １５ 処理手段としてのJPEGコーデック １６ ラスタアクセスアドレス発生回路 １７ ブロックアクセスアドレス発生回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 少なくとも１画面分の画像データを記憶
   する画像メモリに対し、上記画像データを１行毎に連続
   するラスタ単位または所定数の行及び列毎に連続するブ
   ロック単位で書き込み、書き込んだ上記画像データを書
   き込み時の入力単位とは異なる単位で読み出して上記画
   像データの配列順序を変更する画像処理装置であって、 ラスタ単位で配列される上記画像データに対応し、ブロ
   ック単位の配列の行数の整数倍のラスタ数をコラム方向
   にアクセスするコラムアドレス及び各ラスタをブロック
   単位の配列の列数の整数倍のカラム数毎に改行して複数
   のロウラインにアクセスするロウアドレスからなるラス
   タアクセスアドレスを発生させるラスタアクセスアドレ
   ス発生回路と、 ブロック単位で配列される上記画像データに対応し、少
   なくとも１ブロックをコラム方向に離散的にアクセスす
   るコラムアドレス及び１ブロックのアクセスが完了する
   まで同一のロウラインをアクセスするロウアドレスから
   なるブロックアクセスアドレスを発生するブロックアク
   セスアドレス発生回路とを備えた画像処理装置。
2. 【請求項２】 上記ラスタアクセスアドレス発生回路
   は、ブロック単位の配列の列数の整数倍のコラム数毎に
   上記コラムアドレスを初期値に戻し、上記コラムアドレ
   スが初期値に戻される毎に上記ロウアドレスを１ずつ更
   新する請求項１に記載の画像処理装置。
3. 【請求項３】 上記ブロックアクセスアドレス発生回路
   は、ブロック単位の配列の列数に一致するコラム数毎に
   上記コラムアドレスをブロック単位の配列の列数の整数
   倍のコラム数ずつ更新する請求項１に記載の画像処理装
   置。
4. 【請求項４】 ブロック単位で配列された上記画像デー
   タに対して、所定のアルゴリズムに従う圧縮あるいは伸
   長の処理を施す処理手段を含む請求項１乃至請求項３の
   何れかに記載の画像処理装置。
5. 【請求項５】 少なくとも１画面分の画像データを記憶
   する画像メモリに対し、上記画像データを１行毎に連続
   するラスタ単位または所定数の行及び列毎に連続するブ
   ロック単位で書き込み、書き込んだ上記画像データを書
   き込み時の入力単位とは異なる単位で読み出す画像メモ
   リのマッピング方法であって、 ラスタ単位で配列される上記画像データに対しては、ブ
   ロック単位の配列の行数の整数倍のラスタ数をコラム方
   向にアクセスすると共に、各ラスタをブロック単位の配
   列の列数の整数倍のカラム数毎に改行して複数のロウラ
   インにアクセスし、ブロック単位で配列される上記画像
   データに対しては、少なくとも１ブロックをコラム方向
   に離散的にアクセスすると共に１ブロックのアクセスが
   完了するまで同一のロウラインをアクセスする画像メモ
   リのマッピング方法。
6. 【請求項６】 ラスタ単位で配列される上記画像データ
   を、ブロック単位の配列の列数の整数倍のコラム数毎に
   コラム方向にアクセスするコラムアドレスを初期値に戻
   し、上記コラムアドレスが初期値に戻される毎に上記ロ
   ウラインをアクセスするロウアドレスを１ずつ更新して
   アクセスする請求項５に記載の画像メモリのマッピング
   方法。
7. 【請求項７】 ブロック単位が配列される上記画像デー
   タを、ブロック単位の配列の列数に一致するコラム数毎
   にコラム方向にアクセスするコラムアドレスをブロック
   単位の配列の列数の整数倍のコラム数ずつ更新してアク
   セスする請求項５に記載の画像メモリのマッピング方
   法。