JPH05242671A - Ｄｒａｍリフレッシュ装置 - Google Patents
Ｄｒａｍリフレッシュ装置Info
- Publication number
- JPH05242671A JPH05242671A JP4041333A JP4133392A JPH05242671A JP H05242671 A JPH05242671 A JP H05242671A JP 4041333 A JP4041333 A JP 4041333A JP 4133392 A JP4133392 A JP 4133392A JP H05242671 A JPH05242671 A JP H05242671A
- Authority
- JP
- Japan
- Prior art keywords
- dram
- refresh
- signal
- address
- refreshing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】ＤＲＡＭのリフレッシュを行うＤＲＡＭリフレ
ッシュ装置において、余分な領域のリフレッシュを行わ
ないＤＲＡＭリフレッシュ装置を提供することを目的と
する。 【構成】ＣＰＵ１７は、ＤＲＡＭ１５で使用している領
域の先頭と最後の行アドレスＰ、Ｑをリフレッシュ用行
アドレス発生回路２１に供給する。そしてリフレッシュ
タイマ２３より供給される、リフレッシュ開始を知らせ
る信号を合図にリフレッシュ用行アドレス発生回路２１
は行アドレスＰからＱまでを生成し、セレクタ２２を介
してＤＲＡＭ１５に供給する。このリフレッシュ期間に
はタイミング発生回路２４出力のＲＡＳ信号がアドレス
信号と同期して変化する。これによりＤＲＡＭ１５の使
用領域のみのリフレッシュ動作を行う。
ッシュ装置において、余分な領域のリフレッシュを行わ
ないＤＲＡＭリフレッシュ装置を提供することを目的と
する。 【構成】ＣＰＵ１７は、ＤＲＡＭ１５で使用している領
域の先頭と最後の行アドレスＰ、Ｑをリフレッシュ用行
アドレス発生回路２１に供給する。そしてリフレッシュ
タイマ２３より供給される、リフレッシュ開始を知らせ
る信号を合図にリフレッシュ用行アドレス発生回路２１
は行アドレスＰからＱまでを生成し、セレクタ２２を介
してＤＲＡＭ１５に供給する。このリフレッシュ期間に
はタイミング発生回路２４出力のＲＡＳ信号がアドレス
信号と同期して変化する。これによりＤＲＡＭ１５の使
用領域のみのリフレッシュ動作を行う。
Description
【０００１】
【産業上の利用分野】本発明はＤＲＡＭ（ダイナミック
ＲＡＭ）のリフレッシュ動作を行うＤＲＡＭリフレッシ
ュ装置に関する。
ＲＡＭ）のリフレッシュ動作を行うＤＲＡＭリフレッシ
ュ装置に関する。
【０００２】
【従来の技術】ＩＣメモリの一つであるＲＡＭはパソコ
ンをはじめとして様々なシステムの記憶装置として用い
られている。近年、アプリケーション規模の拡大や画像
用メモリとして利用される機会が増えるに伴い、より容
量の大きな記憶装置が必要となってきた。
ンをはじめとして様々なシステムの記憶装置として用い
られている。近年、アプリケーション規模の拡大や画像
用メモリとして利用される機会が増えるに伴い、より容
量の大きな記憶装置が必要となってきた。
【０００３】前述したＲＡＭは内部の記憶回路の構成の
違いからＳＲＡＭ（スタティックＲＡＭ）とＤＲＡＭと
に大別できる。ＳＲＡＭは記憶回路としてフリップフロ
ップ回路を使用しているが、ＤＲＡＭは内部に構成した
コンデンサを使用し、このコンデンサに電荷を蓄えるこ
とで情報の記憶を行っている。このため同じチップサイ
ズの場合、ＤＲＡＭのほうがＳＲＡＭよりも容量が大き
く、かつ単位記憶容量当たりの単価が安いことから記憶
装置としての需要は年々増加している。
違いからＳＲＡＭ（スタティックＲＡＭ）とＤＲＡＭと
に大別できる。ＳＲＡＭは記憶回路としてフリップフロ
ップ回路を使用しているが、ＤＲＡＭは内部に構成した
コンデンサを使用し、このコンデンサに電荷を蓄えるこ
とで情報の記憶を行っている。このため同じチップサイ
ズの場合、ＤＲＡＭのほうがＳＲＡＭよりも容量が大き
く、かつ単位記憶容量当たりの単価が安いことから記憶
装置としての需要は年々増加している。
【０００４】ところでＤＲＡＭはコンデンサを用いて記
憶情報を蓄えているため、一定時間（インターバルタイ
ム）置きにリフレッシュ動作、つまり記憶情報の再書込
みが必要となる。この一定時間はＤＲＡＭの性能により
決定し、通常１０〜１００ｍｓ程度である。リフレッシ
ュ動作は通常、行単位で行っている。具体的にはインタ
ーバルタイム毎にＤＲＡＭ外部に設けた制御回路が出力
する行アドレスを選択し、この行アドレスのメモリセル
に書き込まれたデータを読みだし、増幅後、再書き込み
を行う。この動作を全行アドレスについて行うことでＤ
ＲＡＭ内の全メモリセルをリフレッシュする。
憶情報を蓄えているため、一定時間（インターバルタイ
ム）置きにリフレッシュ動作、つまり記憶情報の再書込
みが必要となる。この一定時間はＤＲＡＭの性能により
決定し、通常１０〜１００ｍｓ程度である。リフレッシ
ュ動作は通常、行単位で行っている。具体的にはインタ
ーバルタイム毎にＤＲＡＭ外部に設けた制御回路が出力
する行アドレスを選択し、この行アドレスのメモリセル
に書き込まれたデータを読みだし、増幅後、再書き込み
を行う。この動作を全行アドレスについて行うことでＤ
ＲＡＭ内の全メモリセルをリフレッシュする。
【０００５】リフレッシュ動作は複数の方式があるが、
代表的なものとしてＲＡＳオンリリフレッシュ方式があ
る。この方式はＤＲＡＭ外部の制御装置がＤＲＡＭの行
アドレスと行アドレスのラッチクロックであるＲＡＳ信
号とをＤＲＡＭに出力する。ＤＲＡＭはこれらの信号か
ら行アドレスの選択およびリフレッシュ動作を行う。
代表的なものとしてＲＡＳオンリリフレッシュ方式があ
る。この方式はＤＲＡＭ外部の制御装置がＤＲＡＭの行
アドレスと行アドレスのラッチクロックであるＲＡＳ信
号とをＤＲＡＭに出力する。ＤＲＡＭはこれらの信号か
ら行アドレスの選択およびリフレッシュ動作を行う。
【０００６】以下、図面を参照して従来のＤＲＡＭリフ
レッシュ装置を説明する。図６はＣＰＵ（中央演算装
置）制御によるＤＲＡＭリフレッシュ装置の構成を示す
図である。この図においてＣＰＵ１７はアドレス制御信
号をアドレス発生回路２０に、またタイミング制御信号
をタイミング発生回路２４にそれぞれ出力している。ア
ドレス発生回路２０ではアドレス制御信号をもとにアド
レス信号を生成し、セレクタ２２に供給する。リフレッ
シュ動作時以外はセレクタ２２はアドレス発生回路２０
出力のアドレス信号を選択し、ＤＲＡＭ１５に供給す
る。このアドレス信号をもとにＤＲＡＭ１５はメモリ制
御部１１との間でデータの記憶もしくは読出しを行う。
レッシュ装置を説明する。図６はＣＰＵ（中央演算装
置）制御によるＤＲＡＭリフレッシュ装置の構成を示す
図である。この図においてＣＰＵ１７はアドレス制御信
号をアドレス発生回路２０に、またタイミング制御信号
をタイミング発生回路２４にそれぞれ出力している。ア
ドレス発生回路２０ではアドレス制御信号をもとにアド
レス信号を生成し、セレクタ２２に供給する。リフレッ
シュ動作時以外はセレクタ２２はアドレス発生回路２０
出力のアドレス信号を選択し、ＤＲＡＭ１５に供給す
る。このアドレス信号をもとにＤＲＡＭ１５はメモリ制
御部１１との間でデータの記憶もしくは読出しを行う。
【０００７】一方、リフレッシュタイマ３１ではインタ
ーバルタイム毎にリフレッシュ信号をＣＰＵ１７、タイ
ミング発生回路２４、リフレッシュ用行アドレス発生回
路３０、セレクタ２２に出力する。この信号を受け、リ
フレッシュ用行アドレス発生回路３０はリフレッシュ用
行アドレスを生成し、セレクタ２０に出力する。セレク
タ２０は通常アドレス発生回路２０出力のアドレス信号
を選択するが、リフレッシュ信号入力時にはリフレッシ
ュ用行アドレスを選択し、ＤＲＡＭ１５に供給する。ま
たタイミング発生回路２４はＲＡＳ信号とＣＡＳ信号と
をＤＲＡＭ１５に出力してるが、リフレッシュ期間だけ
はＲＡＳ信号がリフレッシュ用行アドレスと同期して変
化する。これによりＤＲＡＭ１５のリフレッシュ動作が
行われる。そしてリフレッシュ動作終了時にリフレッシ
ュタイマ３１はＣＰＵ１７に動作終了を示す信号を出力
する。
ーバルタイム毎にリフレッシュ信号をＣＰＵ１７、タイ
ミング発生回路２４、リフレッシュ用行アドレス発生回
路３０、セレクタ２２に出力する。この信号を受け、リ
フレッシュ用行アドレス発生回路３０はリフレッシュ用
行アドレスを生成し、セレクタ２０に出力する。セレク
タ２０は通常アドレス発生回路２０出力のアドレス信号
を選択するが、リフレッシュ信号入力時にはリフレッシ
ュ用行アドレスを選択し、ＤＲＡＭ１５に供給する。ま
たタイミング発生回路２４はＲＡＳ信号とＣＡＳ信号と
をＤＲＡＭ１５に出力してるが、リフレッシュ期間だけ
はＲＡＳ信号がリフレッシュ用行アドレスと同期して変
化する。これによりＤＲＡＭ１５のリフレッシュ動作が
行われる。そしてリフレッシュ動作終了時にリフレッシ
ュタイマ３１はＣＰＵ１７に動作終了を示す信号を出力
する。
【０００８】図７にＤＲＡＭ１５の構成を示す。この図
に示したＤＲＡＭの容量は４Ｍビットであり、行アドレ
スは０００（Ｈ）〜３ＦＦ（Ｈ）、つまり１０２４ライ
ンあり、列アドレスは０００（Ｈ）〜１ＦＦ（Ｈ）、つ
まり５１２ラインある。リフレッシュ動作は行アドレス
０００（Ｈ）から３ＦＦ（Ｈ）までの全行アドレスにつ
いて行う。
に示したＤＲＡＭの容量は４Ｍビットであり、行アドレ
スは０００（Ｈ）〜３ＦＦ（Ｈ）、つまり１０２４ライ
ンあり、列アドレスは０００（Ｈ）〜１ＦＦ（Ｈ）、つ
まり５１２ラインある。リフレッシュ動作は行アドレス
０００（Ｈ）から３ＦＦ（Ｈ）までの全行アドレスにつ
いて行う。
【０００９】図８はリフレッシュ動作に関連する信号の
タイミングチャートである。この図に示すようにリフレ
ッシュ用行アドレスが１行目｛０００（Ｈ）｝の間にＲ
ＡＳ信号が立ち下がることで１行目のリフレッシュ動作
を行う。これと同様の動作を１０２４行目｛３ＦＦ
（Ｈ）｝まで行うことでＤＲＡＭ１５の全領域をリフレ
ッシュする。
タイミングチャートである。この図に示すようにリフレ
ッシュ用行アドレスが１行目｛０００（Ｈ）｝の間にＲ
ＡＳ信号が立ち下がることで１行目のリフレッシュ動作
を行う。これと同様の動作を１０２４行目｛３ＦＦ
（Ｈ）｝まで行うことでＤＲＡＭ１５の全領域をリフレ
ッシュする。
【００１０】通常ＤＲＡＭ１５は全領域に渡って使われ
るが、ＣＰＵ１７の設定モードによっては一部領域だけ
を使用することがある。たとえば電子スチルカメラの場
合、一画面当たりの画素数を少なく設定することがで
き、当然のことながら画像データは減少する。このよう
な場合、ＤＲＡＭ１５で使用する領域は限定された範囲
だけになる。しかしリフレッシュ動作は前述したように
全領域について行われていた。
るが、ＣＰＵ１７の設定モードによっては一部領域だけ
を使用することがある。たとえば電子スチルカメラの場
合、一画面当たりの画素数を少なく設定することがで
き、当然のことながら画像データは減少する。このよう
な場合、ＤＲＡＭ１５で使用する領域は限定された範囲
だけになる。しかしリフレッシュ動作は前述したように
全領域について行われていた。
【００１１】電子スチルカメラの場合、電源には容量の
少ない電池を使用しているため、無駄な電力消費は避け
なければならない。にもかかわらずリフレッシュ動作を
全領域に渡って行った場合、無駄な電力を消費するとい
う問題があった。
少ない電池を使用しているため、無駄な電力消費は避け
なければならない。にもかかわらずリフレッシュ動作を
全領域に渡って行った場合、無駄な電力を消費するとい
う問題があった。
【００１２】
【発明が解決しようとする課題】電子スチルカメラの場
合、一画面当たりの画素数を少なく設定することができ
る。このような場合、ＤＲＡＭで使用する領域は限定さ
れた範囲だけになるが、リフレッシュ動作は全領域につ
いて行われていた。電子スチルカメラでは電源に容量の
少ない電池を使用しているため、無駄な電力消費は避け
なければならない。にもかかわらずリフレッシュ動作を
全領域に渡って行った場合、無駄な電力を消費するとい
う問題があった。
合、一画面当たりの画素数を少なく設定することができ
る。このような場合、ＤＲＡＭで使用する領域は限定さ
れた範囲だけになるが、リフレッシュ動作は全領域につ
いて行われていた。電子スチルカメラでは電源に容量の
少ない電池を使用しているため、無駄な電力消費は避け
なければならない。にもかかわらずリフレッシュ動作を
全領域に渡って行った場合、無駄な電力を消費するとい
う問題があった。
【００１３】本発明は無駄な電力を消費しないＤＲＡＭ
リフレッシュ装置を提供することを目的とする。
リフレッシュ装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る手段は、Ｄ
ＲＡＭ内の情報保持のため、一定時間内に記憶再生動作
であるリフレッシュを行うＤＲＡＭリフレッシュ装置に
おいて、前記ＤＲＡＭの使用領域の上限と下限との行ア
ドレスを出力する手段と、前記上限と下限との行アドレ
スをもとに前記ＤＲＡＭの使用領域の行アドレスを生成
し、出力する手段と、リフレッシュを行うタイミングを
知らせる制御信号を出力する手段と、前記制御信号をも
とに、前記行アドレスに同期したリフレッシュ動作を行
うための信号を生成する手段とを具備する。
ＲＡＭ内の情報保持のため、一定時間内に記憶再生動作
であるリフレッシュを行うＤＲＡＭリフレッシュ装置に
おいて、前記ＤＲＡＭの使用領域の上限と下限との行ア
ドレスを出力する手段と、前記上限と下限との行アドレ
スをもとに前記ＤＲＡＭの使用領域の行アドレスを生成
し、出力する手段と、リフレッシュを行うタイミングを
知らせる制御信号を出力する手段と、前記制御信号をも
とに、前記行アドレスに同期したリフレッシュ動作を行
うための信号を生成する手段とを具備する。
【００１５】
【作用】上記した手段により、ＤＲＡＭ内の使用領域の
存在する行はリフレッシュするが、他の行はリフレッシ
ュを行わない。これにより無駄なリフレッシュ動作を行
わないことから、リフレッシュ動作による消費電力が低
減される。
存在する行はリフレッシュするが、他の行はリフレッシ
ュを行わない。これにより無駄なリフレッシュ動作を行
わないことから、リフレッシュ動作による消費電力が低
減される。
【００１６】
【実施例】まず、本発明に係る一実施例を説明する前に
電子スチルカメラの全体構成を説明する。図５は電子ス
チルカメラの構成を示す図である。この図において撮像
部１０は入射した光を光電変換し、変換後の映像データ
をメモリ制御部１１に供給する。メモリ制御部１１は供
給されたデータを一端ＤＲＡＭ１５に記憶することでフ
ィールド画像をフレーム画像に変換する。そして変換後
のフレーム画像をＮ×Ｍ画素（Ｎ，Ｍ：正の整数）単位
で読出し、データ圧縮部１２に供給する。データ圧縮部
１２では供給された画像データに対し周波数変換、ハフ
マン符号化等の圧縮処理を行う。圧縮された画像データ
はカード制御部１３を介してメモリカード１４に記憶す
る。
電子スチルカメラの全体構成を説明する。図５は電子ス
チルカメラの構成を示す図である。この図において撮像
部１０は入射した光を光電変換し、変換後の映像データ
をメモリ制御部１１に供給する。メモリ制御部１１は供
給されたデータを一端ＤＲＡＭ１５に記憶することでフ
ィールド画像をフレーム画像に変換する。そして変換後
のフレーム画像をＮ×Ｍ画素（Ｎ，Ｍ：正の整数）単位
で読出し、データ圧縮部１２に供給する。データ圧縮部
１２では供給された画像データに対し周波数変換、ハフ
マン符号化等の圧縮処理を行う。圧縮された画像データ
はカード制御部１３を介してメモリカード１４に記憶す
る。
【００１７】ところで撮像部１０、メモリ制御部１１、
データ圧縮部１２、カード制御部１３はＣＰＵ１７が制
御している。またＣＰＵ１７はコントロール部１６を介
してＤＲＡＭ１５の制御も行っている。以下、コントロ
ール部１６、ＣＰＵ１７とＤＲＡＭ１５との関係を詳細
に説明する。図１は本発明に係る一実施例の構成を示す
図である。この図において従来と同じ構成要素には同符
号を付してある。
データ圧縮部１２、カード制御部１３はＣＰＵ１７が制
御している。またＣＰＵ１７はコントロール部１６を介
してＤＲＡＭ１５の制御も行っている。以下、コントロ
ール部１６、ＣＰＵ１７とＤＲＡＭ１５との関係を詳細
に説明する。図１は本発明に係る一実施例の構成を示す
図である。この図において従来と同じ構成要素には同符
号を付してある。
【００１８】図１においてＣＰＵ１７はアドレス制御信
号をアドレス発生回路２０に、またタイミング制御信号
をタイミング発生回路２４に、そしてアドレス信号Ｐ，
Ｑをリフレッシュ用行アドレス発生回路２１にそれぞれ
出力している。アドレス発生回路２０ではアドレス制御
信号をもとにアドレス信号を生成し、セレクタ２２に供
給する。リフレッシュ動作時以外はセレクタ２２はアド
レス発生回路２０出力のアドレス信号を選択し、ＤＲＡ
Ｍ１５に供給する。このアドレス信号をもとにＤＲＡＭ
１５はメモリ制御部１１との間でデータの記憶もしくは
読出しを行う。
号をアドレス発生回路２０に、またタイミング制御信号
をタイミング発生回路２４に、そしてアドレス信号Ｐ，
Ｑをリフレッシュ用行アドレス発生回路２１にそれぞれ
出力している。アドレス発生回路２０ではアドレス制御
信号をもとにアドレス信号を生成し、セレクタ２２に供
給する。リフレッシュ動作時以外はセレクタ２２はアド
レス発生回路２０出力のアドレス信号を選択し、ＤＲＡ
Ｍ１５に供給する。このアドレス信号をもとにＤＲＡＭ
１５はメモリ制御部１１との間でデータの記憶もしくは
読出しを行う。
【００１９】一方、リフレッシュタイマ２３ではインタ
ーバルタイム毎にリフレッシュ信号をＣＰＵ１７、タイ
ミング発生回路２４、リフレッシュ用行アドレス発生回
路２１、セレクタ２２に出力する。この信号を受け、リ
フレッシュ用行アドレス発生回路２１は行アドレスＰか
ら行アドレスＱまでのリフレッシュ用行アドレスを発生
し、セレクタ２０に出力する。セレクタ２０は通常、ア
ドレス発生回路２０出力のアドレス信号を選択するが、
リフレッシュ信号入力時にはリフレッシュ用行アドレス
を選択し、ＤＲＡＭ１５に供給する。
ーバルタイム毎にリフレッシュ信号をＣＰＵ１７、タイ
ミング発生回路２４、リフレッシュ用行アドレス発生回
路２１、セレクタ２２に出力する。この信号を受け、リ
フレッシュ用行アドレス発生回路２１は行アドレスＰか
ら行アドレスＱまでのリフレッシュ用行アドレスを発生
し、セレクタ２０に出力する。セレクタ２０は通常、ア
ドレス発生回路２０出力のアドレス信号を選択するが、
リフレッシュ信号入力時にはリフレッシュ用行アドレス
を選択し、ＤＲＡＭ１５に供給する。
【００２０】リフレッシュ用行アドレス発生回路２１は
行アドレスＱを出力後、リフレッシュタイマ２３および
タイミング発生回路２４にキャリー信号を出力する。こ
のキャリー信号によりリフレッシュタイマ２３はリセッ
トする。よってリフレッシュ信号の出力を停止する。
行アドレスＱを出力後、リフレッシュタイマ２３および
タイミング発生回路２４にキャリー信号を出力する。こ
のキャリー信号によりリフレッシュタイマ２３はリセッ
トする。よってリフレッシュ信号の出力を停止する。
【００２１】図２にリフレッシュ用行アドレス発生回路
２１の構成を示す。この図に示すようにＣＰＵ１７出力
のうち、アドレス信号Ｐは行アドレスカウント部３０に
入力し、アドレス信号Ｑはキャリー生成部３１に入力す
る。行アドレスカウント部３０ではアドレス信号Ｐを基
準として１つずつカウントアップした行アドレスを生成
し、リフレッシュ用アドレスとしてキャリー生成部３１
とセレクタ２２とに出力する。キャリー生成部３１では
アドレス信号Ｑと行アドレスカウント部３０出力の行ア
ドレスとの比較を行い、一致した場合にキャリー信号を
生成し、行アドレスカウント部３０にリセット信号とし
て供給するとともにリフレッシュタイマ２３およびタイ
ミング発生回路２４に供給する。
２１の構成を示す。この図に示すようにＣＰＵ１７出力
のうち、アドレス信号Ｐは行アドレスカウント部３０に
入力し、アドレス信号Ｑはキャリー生成部３１に入力す
る。行アドレスカウント部３０ではアドレス信号Ｐを基
準として１つずつカウントアップした行アドレスを生成
し、リフレッシュ用アドレスとしてキャリー生成部３１
とセレクタ２２とに出力する。キャリー生成部３１では
アドレス信号Ｑと行アドレスカウント部３０出力の行ア
ドレスとの比較を行い、一致した場合にキャリー信号を
生成し、行アドレスカウント部３０にリセット信号とし
て供給するとともにリフレッシュタイマ２３およびタイ
ミング発生回路２４に供給する。
【００２２】一方、タイミング発生回路２４はＲＡＳ信
号とＣＡＳ信号とをＤＲＡＭ１５に出力してるが、リフ
レッシュ期間だけはＲＡＳ信号がリフレッシュ用行アド
レスと同期して変化する。これによりＤＲＡＭ１５のリ
フレッシュ動作が行われる。そしてキャリア信号入力
時、つまりリフレッシュ動作終了時にＲＡＳ信号の変化
が停止する。またリフレッシュタイマ２３はＣＰＵ１７
に動作終了を示す信号を出力する。
号とＣＡＳ信号とをＤＲＡＭ１５に出力してるが、リフ
レッシュ期間だけはＲＡＳ信号がリフレッシュ用行アド
レスと同期して変化する。これによりＤＲＡＭ１５のリ
フレッシュ動作が行われる。そしてキャリア信号入力
時、つまりリフレッシュ動作終了時にＲＡＳ信号の変化
が停止する。またリフレッシュタイマ２３はＣＰＵ１７
に動作終了を示す信号を出力する。
【００２３】図３にＤＲＡＭ１５の構成および使用領域
を示す。図３（Ａ）に示したＤＲＡＭは４Ｍビットであ
り、行アドレスは０００（Ｈ）〜３ＦＦ（Ｈ）、つまり
１０２４ラインあり、列アドレスは０００（Ｈ）〜１Ｆ
Ｆ（Ｈ）、つまり５１２ラインある。このうちリフレッ
シュ動作は行アドレスＰから行アドレスＱまでについて
行う。図３（Ｂ）は図３（Ａ）に示す使用領域の場合の
画像領域を示している。
を示す。図３（Ａ）に示したＤＲＡＭは４Ｍビットであ
り、行アドレスは０００（Ｈ）〜３ＦＦ（Ｈ）、つまり
１０２４ラインあり、列アドレスは０００（Ｈ）〜１Ｆ
Ｆ（Ｈ）、つまり５１２ラインある。このうちリフレッ
シュ動作は行アドレスＰから行アドレスＱまでについて
行う。図３（Ｂ）は図３（Ａ）に示す使用領域の場合の
画像領域を示している。
【００２４】図４はリフレッシュ動作に関連する信号の
タイミングチャートである。この図に示すようにリフレ
ッシュ用行アドレスがＰ行の時にＲＡＳ信号が立ち下が
ることでＰ行目のリフレッシュ動作を行う。これと同様
の動作をＱ行目まで行うことでＤＲＡＭ１５の使用領域
をリフレッシュする。これにより無駄なリフレッシュ動
作がなくなることから消費電力を減らすことができる。
タイミングチャートである。この図に示すようにリフレ
ッシュ用行アドレスがＰ行の時にＲＡＳ信号が立ち下が
ることでＰ行目のリフレッシュ動作を行う。これと同様
の動作をＱ行目まで行うことでＤＲＡＭ１５の使用領域
をリフレッシュする。これにより無駄なリフレッシュ動
作がなくなることから消費電力を減らすことができる。
【００２５】以上記述したように、ＤＲＡＭ内の使用領
域の存在する行だけをリフレッシュすることで従来に比
べ無駄なリフレッシュ動作がなくなる。よってリフレッ
シュ動作による消費電力を低減することができる。
域の存在する行だけをリフレッシュすることで従来に比
べ無駄なリフレッシュ動作がなくなる。よってリフレッ
シュ動作による消費電力を低減することができる。
【００２６】
【発明の効果】前述したように、ＤＲＡＭ内の使用領域
の存在する行だけをリフレッシュすることで従来に比べ
無駄なリフレッシュ動作がなくなり、リフレッシュ動作
による消費電力を低減することができる。
の存在する行だけをリフレッシュすることで従来に比べ
無駄なリフレッシュ動作がなくなり、リフレッシュ動作
による消費電力を低減することができる。
【図１】本発明に係る一実施例の構成を示す構成図
【図２】リフレッシュ用行アドレスの構成を示す構成図
【図３】ＤＲＡＭの使用領域を説明する説明図
【図４】リフレッシュ動作に関係する信号の推移を示す
タイミングチャート
タイミングチャート
【図５】本発明の全体構成を示す構成図
【図６】従来の構成を示す構成図
【図７】ＤＲＡＭの構成および使用領域を説明する説明
図
図
【図８】従来のリフレッシュ動作に関係する信号の推移
を示すタイミングチャート
を示すタイミングチャート
１５…ＤＲＡＭ、１７…ＣＰＵ、２１…リフレッシュ用
行アドレス発生回路、２２…セレクタ、２３…リフレッ
シュタイマ、２４…タイミング発生回路。
行アドレス発生回路、２２…セレクタ、２３…リフレッ
シュタイマ、２４…タイミング発生回路。
Claims (1)
- 【請求項１】 ＤＲＡＭ内の情報保持のため、一定時間
内に記憶再生動作であるリフレッシュを行うＤＲＡＭリ
フレッシュ装置において、 前記ＤＲＡＭの使用領域の上限と下限との行アドレスを
出力する手段と、 前記上限と下限との行アドレスをもとに前記ＤＲＡＭの
使用領域の行アドレスを生成し、出力する手段と、 リフレッシュを行うタイミングを知らせる制御信号を出
力する手段と、 前記制御信号をもとに、前記行アドレスに同期したリフ
レッシュ動作を行うための信号を生成する手段とを具備
したことを特徴とするＤＲＡＭリフレッシュ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041333A JPH05242671A (ja) | 1992-02-27 | 1992-02-27 | Ｄｒａｍリフレッシュ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041333A JPH05242671A (ja) | 1992-02-27 | 1992-02-27 | Ｄｒａｍリフレッシュ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242671A true JPH05242671A (ja) | 1993-09-21 |
Family
ID=12605598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041333A Pending JPH05242671A (ja) | 1992-02-27 | 1992-02-27 | Ｄｒａｍリフレッシュ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242671A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996028825A1 (fr) * | 1995-03-15 | 1996-09-19 | Hitachi, Ltd. | Memoire a semi-conducteur |
| WO1998057332A1 (fr) * | 1997-06-12 | 1998-12-17 | Matsushita Electric Industrial Co., Ltd. | Circuit a semiconducteur et procede de commande de ce dernier |
| KR100336838B1 (ko) * | 1999-06-17 | 2002-05-16 | 윤종용 | 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치 |
-
1992
- 1992-02-27 JP JP4041333A patent/JPH05242671A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996028825A1 (fr) * | 1995-03-15 | 1996-09-19 | Hitachi, Ltd. | Memoire a semi-conducteur |
| WO1998057332A1 (fr) * | 1997-06-12 | 1998-12-17 | Matsushita Electric Industrial Co., Ltd. | Circuit a semiconducteur et procede de commande de ce dernier |
| US6446159B2 (en) | 1997-06-12 | 2002-09-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor circuit and method of controlling the same |
| CN100336134C (zh) * | 1997-06-12 | 2007-09-05 | 松下电器产业株式会社 | 半导体电路及其控制方法 |
| KR100336838B1 (ko) * | 1999-06-17 | 2002-05-16 | 윤종용 | 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5555527A (en) | Semiconductor memory, moving-picture storing memory, moving-picture storing apparatus, moving-picture displaying apparatus, static-picture storing memory, and electronic notebook | |
| US5875143A (en) | Dynamic memory device with refresh circuit and refresh method | |
| US5206830A (en) | Refresh control circuit of pseudo static random access memory and pseudo static random access memory apparatus | |
| JP3165585B2 (ja) | 情報処理装置 | |
| JPH09501254A (ja) | 同期ｄｒａｍシステムにおけるリフレッシュを実施する方法および装置 | |
| US4999814A (en) | Dynamic memory with internal refresh circuit and having virtually refresh-free capability | |
| JPS598193A (ja) | ランダム・アクセス・メモリ | |
| EP0605185B1 (en) | Image processing apparatus | |
| KR940012130A (ko) | 공통 칩위에 형성된 다이나믹 메모리와 스태틱 메모리를 포함하는 반도체 메모리 장치와 그의 동작 방법 | |
| US4972376A (en) | Self-refresh system for use in a field memory device operating without reliance upon external control | |
| JPH05266657A (ja) | ダイナミック型半導体メモリ | |
| EP0239916A2 (en) | Semiconductor memory device having a test mode and a standard mode of operation | |
| JPH05242671A (ja) | Ｄｒａｍリフレッシュ装置 | |
| JP2000235789A (ja) | メモリ制御装置 | |
| JPH07169266A (ja) | 半導体メモリ | |
| JPH0644773A (ja) | ダイナミック型半導体メモリ | |
| JPH0792997B2 (ja) | 半導体記憶装置 | |
| JP4786155B2 (ja) | 半導体装置及び半導体装置のリフレシュ処理方法 | |
| US6741516B2 (en) | Semiconductor memory | |
| JP3086273B2 (ja) | 半導体記憶装置 | |
| JP2001043677A (ja) | 半導体記憶装置 | |
| JPS60107796A (ja) | ダイナミツクメモリの制御回路 | |
| JPH06325566A (ja) | メモリ内フレームデータのアドレシング方式 | |
| JPH09102192A (ja) | リフレッシュ制御方法 | |
| JPH0528760A (ja) | 半導体メモリ |