KR0153518B1 - 집적 메모리 회로 - Google Patents

집적 메모리 회로 Download PDF

Info

Publication number
KR0153518B1
KR0153518B1 KR1019890002878A KR890002878A KR0153518B1 KR 0153518 B1 KR0153518 B1 KR 0153518B1 KR 1019890002878 A KR1019890002878 A KR 1019890002878A KR 890002878 A KR890002878 A KR 890002878A KR 0153518 B1 KR0153518 B1 KR 0153518B1
Authority
KR
South Korea
Prior art keywords
transistor
voltage
data input
generating means
line
Prior art date
Application number
KR1019890002878A
Other languages
English (en)
Other versions
KR890015279A (ko
Inventor
펠레르 에른스트
Original Assignee
이반 밀러 레르너
필립스 일렉트로닉스 엔. 브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이반 밀러 레르너, 필립스 일렉트로닉스 엔. 브이. filed Critical 이반 밀러 레르너
Publication of KR890015279A publication Critical patent/KR890015279A/ko
Application granted granted Critical
Publication of KR0153518B1 publication Critical patent/KR0153518B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/24—Nonvolatile memory in which programming can be carried out in one memory bank or array whilst a word or sector in another bank or array is being erased simultaneously

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명에 따른 전기적으로 소거가능한 프로그램 가능 비휘발성 메모리를 구비하는 집적 메모리 회로에서, 선택된 메모리 위치의 소거 및 다른 선택된 메모리 위치의 프로그래밍은 메모리 입력에서 제공된 데이타를 제어하므로서 동일한 메모리 동작 사이클에서 이루어질 수 있다.

Description

집적 메모리 회로
제1도는 본 발명에 따른 메모리 회로의 개략적인 예시도.
제2도는 제1전압 발생 수단에 사용하기 위한 레벨 시프터의 관련 부분 도시도.
제3도는 제2전압 발생 수단의 관련 부분 도시도.
* 도면의 주요부분에 대한 부호의 설명
10,20,30,40 : 메모리 스위치 60,80 : 제1전압 발생수단
50,70 : 제2전압 발생 수단
본 발명은 행 및 열(rows and colums)로 배열된 메모리 위치를 가지는 전기적으로 소거할 수 있는 프로그램 가능한 비휘발성(non-volatile) 메모리와, 메모리 데이타 입력에서 데이타를 제어하여 선택된 메모리 위치를 프로그래밍하는 수단과, 메모리 데이타 입력에서 공급된 데이타(설정된 논리값을 가짐)를 제어하여 선택된 메모리 위치를 소거하기 위한 소거 수단을 구비하는 집적 메모리 회로에 관한 것이다. 상기와 같은 메모리 회로는 국제 PCT-공보 WO 83/01148호로부터 공지되어 있다.
공지된 메모리 회로에 있어서 복수개의 열이 열 선택 게이트를 통해 메모리 데이타 입력에 결합된다. 각각의 메모리 위치는 복수개의 비트 셀을 포함한다. 각각의 비트 셀은 비트 라인과 전압 단자 사이에 접속되고 직렬 결합된 선택 트랜지스터의 전도(conduction) 채널과 부동(floating) 게이트를 가지는 프로그램 가능한 트랜지스터의 전도 채널을 포함한다. 상기 전압 단자는 상기 메모리에서 모든 비트 셀에 공통 접속되고 소거(erase) 모드로 메모리의 각 비트 셀에 제1공급 전압을 공급하고, 프로그램 모드로 메모리의 각 비트 셀에 제2공급 전압을 공급한다. 상기 프로그램 모드에서 선택된 열쪽으로 스위치되어져야 하는 단일 메모리 데이타 입력 때문에 한꺼번에 하나의 메모리 위치가 프로그램될 수 있다. 상기 메모리는 몇몇 소거 모드, 즉, 단일 메모리 위치 소거 모드, 행 소거 모드, 열 소거 모드 및 전체 메모리 매트릭스 또는 서브매트릭스를 소거하기 위한 소거 모드에서 동작될 수 있다. 상기 전압 단자에 대한 메모리의 글로벌 접속 때문에, 특정 메모리 위치의 소거 및 또 다른 특정 메모리 위치의 프로그래밍이 시간적으로 분리될 필요가 있고 따라서 프로그램 모드 또는 소거 모드를 구별하기 위하여 제어 신호를 출력하는 제어 회로에 의해 제어될 필요가 있다.
본 발명에 따른 메모리 회로에 있어서 제공된 데이타만이 선택된 메모리 위치가 소거될지 프로그램될지를 결정한다.
상기 목적을 위해, 본 발명에 따른 집적 메모리 회로는
상기 프로그래밍 수단은, 각각의 열에 대해서, 제1데이타 입력을 가지는 각각 제1전압 발생수단을 구비하되, 상기 제1전압 발생수단은 상기 제1데이타 입력의 데이타에 따라서 제1방식으로 관련 열(relevant column)의 상기 선택된 메모리 위치에 하이 전압을 인가시키며,
상기 소거 수단은, 각각의 열에 대해서, 제2데이타 입력을 가지는 각각의 제2전압 발생 수단을 구비하되, 상기 제2전압 발생 수단은, 소정의 논리값을 가지는 상기 제2데이타 입력의 데이타에 따라서 제2방식으로, 관련 열의 선택된 메모리 위치에 하이(high)전압을 인가하고,
각각의 열에 관련된 상기 제1 및 제2전압 발생 수단은 관련된 제1 및 제2 데이타 입력으로 동시에 공급된 데이타에 의해 교대로 제어 가능한 것을 특징으로 한다. 각각의 열은 각각의 제1 및 제2 데이타 입력에 공급된 데이타에 의해 제어되는 그 자제의 전압 발생 수단을 가지므로, 상기 데이타만이 선택된 메모리 위치의 소거 및 프로그래밍을 구별한다. 복수 개 열의 제1 및 제2전압 발생 수단이 각각의 제1 및 제2데이타 입력에 동시에 공급된 각각의 데이타에 의해 동시에 어드레스 가능한 경우, 데이타 제어하에서 동일행의 다양한 메모리 위치에 대하여 동시 소거 및 프로그래밍이 허용된다. 각각의 제1전압 발생수단에서 래치수단을 이용하면, 각각의 데이타는 메모리 회로에 순차적으로 들어가서 각각의 래치내에 일시 저장될 수 있다. 래치의 전체(full) 행이 데이타를 수신하면, 동일행의 메모리 위치는 병렬로 활성화되고, 상기 메모리 위치 중 일부는 특정 데이타에 따라서 소거되거나 프로그래밍된다.
설정된 논리값을 가지는 데이타와 다른 데이타를 구별하기 위해, 상기 제2전압 발생 수단은 상기 제2데이타 입력에 결합된 게이트 입력과 다른 래치 수단에 결합된 게이트 출력을 가지는 논리 게이트 수단을 포함한다.
본 발명은 도면을 참조로 이하 자세히 설명된다.
제1도는 본 발명에 따른 메모리 회로의 개략적인 예를 도시한다. 메모리 위치(10,20,30,40)는 메모리 매트릭스의 일부를 형성하며, 명확성을 위하여 더 이상의 기억 위치는 도시되지 않으며, 메모리 위치(10,20)는 같은 행에 위치되고, 메모리 위치(10,30)는 같은 열에 위치된다. 명확성을 위하여, 메모리 위치(10)만 더욱 상세히 도시된다. 각각의 메모리 위치는 복수개의 비트 셀(10a, ........... 10b)을 포함하며, 각각의 비트 셀을 부동 게이트를 가지는 프로그램 가능한 트랜지스터(11a,11b)와 선택 트랜지스터(12a,12b)를 포함하며, 그 전도 채널은 공급 라인(13a,13b)과 비트 라인(14a,14b)사이에 직렬로 배치되어 있다. 상기 메모리 위치(30)내의 대응 비트 셀은 동일한 방식으로 대응하는 비트 라인 및 공급 라인쌍에 접속된다. 각각의 비트 셀(10a.10b)은 2개의 논리 상태를 가진다. 제1논리상태는 1로 표시되고 하천된 부동 게이트를 나타낸다. 제2의 논리 상태는 0으로 표시되고 하전되지 않은 부동 게이트를 나타낸다. 기록(write) 사이클 동안, 부동 게이트로부터 프로그램 가능한 트랜지스터와 선택 트랜지스터의 접합점으로 터널 전류를 가하면 단지 제1논리 상태만이 활발하게 프로그램된다. 이렇게 함으로써, 부동 게이트에서 하전이 이루어지고 프로그램 가능한 트랜지스터의 임계전압의 절대값이 지속적으로 증가된다. 상기 비트 셀은 반대 방향으로 터널 전류를 가하면 지워진다. 메모리 위치(10)내에서, 상기 선택 트랜지스터(12a,12b)의 제어 전극은 워드 라인(15)에 접속되며, 같은 열에 배치된 메모리 위치의 선택 트랜지스터에 대해 공통 접속된다. 메모리 위치(10)의 프로그램 가능한 트랜지스터(11a,11b)는 활성화(activation) 라인(16)에 접속된 제어 전극을 가진다. 각각의 메모리 위치는 상기 활성화 라인을 구비한다. 메모리 위치(10)의 프로그래밍 또는 소거와 관련된 공급 라인(13a,13b), 비트 라인(14a,14b), 활성화 라인(16) 및 워드 라인(15)의 기능은 하기에 설명된다.
한편, 메모리 위치(10)는 제2스위치 트랜지스터(17b) 및 공급 전압에 접속된 제1스위치 트랜지스터(17a)를 가지는 스위치(17)를 포함하며, 상기 스위치의 전도 채널은 워드 라인(15) 및 활성화 라인(16)사이에 배치되어 있다. 각각의 메모리 위치는 각각의 스위치를 구비한다.
제2전압 발생 수단(50)은 스위치(17) 및 같은 열에 위치된 메모리 위치의 다른 스위치를 제어한다. 공급 라인(13a,13b) 및 비트 라인(14a,14b)은 제1전압 발생수단(60)에 의해 제어된다. 각각의 열은 관련된 제1전압 발생수단(60,80) 및 제2전압 발생 수단(50,70)을 구비한다.
제1도의 예에서, 도시된 트랜지스터는 PMOS 전계 효과 타입으로 가정한다. 비트 셀(10a)에 1을 기록하기 위하여, 워드 라인(15)은 음의 (negative)하이 전압 VEE로 하전되어야 하고, 활성화 라인(16)은 공급 전압 VDD로 하전하여야 하며, 공급 라인(13a)은 프로그램 가능한 트랜지스터(11a)에서 높은 전계가 발생하지 않도록 부동(floating)이어야 하고,로 비트 라인(14a)은 음의 하이 전압 VEE로 하전되어야 한다. 메모리 위치(10)에서 모든 비트 셀(10a,10b)을 소거하기 위하여, 공급 라인(13a,13b) 및 비트 라인(14a,14b)은 공급 전압 VDD로 하전되어야 하며, 활성화 라인(16) 및 워드 라인(15)은 상기 음의 하이 전압 VEE로 하전되어야 한다. 만약 공급 라인(13a)과 비트 라인(14a)이 상기 공급 전압(VDD)에서 유지되고, 워드 라인(15)과 활성화 라인(16)이 음의 하이 전압(VEE)을 가지면, 기록 사이클 동안 이미 소거된 비트 셀(10a)의 논리 내용이 유지된다.
이제 제1전압 발생수단(60) 및 제2전압 발생 수단(50)의 동작을 기술한다. 전술한 바와같이, 상기 메모리 데이타 입력에서 데이타가 소정의 어떤 논리값을 가지는 경우, 즉, 단자(61a,61b)를 포함하는 제1데이타 입력부에 공급된 데이타가 소정의 어떤 비트 조합을 가지는 경우, 선택된 메모리 위치의 소거가 발생한다. 이 예에서는, 제1데이타 입력에 공급된 모든 비트가 논리 0이면 소거가 이루어진다고 가정한다. 그러한 조합의 발생을 검출하기 위하여 제2전압 발생 수단은 NOR 게이트(51)를 구비한다.
또, 메모리 위치(10)의 초기 모든 비트 셀(10a,10b)은 논리 내용으로 논리 0을 가진다고 가정한다. 제1데이타 입력에서, 논리 1은 단자(61a)에서 제공되고 논리 0은 단자(61b)에서 제공되어 메모리 위치(10)에 기록된다. 명료하게 하기 위하여, 다른 단자 또는 비트 셀 수 은 언급하지 않기로 한다. 메모리 위치(10)에 기록하기 위하여, 열 선택 라인(91)을 통해 메모리 위치(10)가 위치된 열이 선택된다. 열 선택 라인(92)과 같이, 다른 열 선택 라인에 접속된 다른 열은 선택신호를 수신하지 못한다. 관련 열이 선택된 후에, 단자(61a,61b)에서 제공된 비트는 각각 래치(62a,62b)에 로드되고 로드-래치 신호 라인(93)에서 로드-래치 신호로 로드된다. 래치(62a)는 이제 공급 전압 VDD와 동일한 전압을 가지는 논리 1을 출력하고 래치(62b)는 접지 전압 VSS와 동일한 전압을 가지는 논리 0을 출력한다. 래치(62a,62b)의 출력은 각각 레벨 시프터(63a,63b)의 입력에 각각 접속되고 다시 공급 트랜지스터(64a,64b)의 제어 전극에도 각각 접속된다. 레벨 시프터(63a)는 음의 하이 전압 VEE로 비트 라인(14a)을 하전시키는 반면 공급 라인(13a)은 공급 트랜지스터(64a)의 차단(blocking)에 의해 공급 전압 VDD로 분리된다. 레벨 시프터(63b)는 비트 라인(14b)을 공급 전압 VDD로 하전한다. 공급 트랜지스터(64b)는 도통하고 공급 라인(13b)은 공급 전압 VDD를 균등하게 전달한다. 논리 0인 입력 데이타 부재로 인해 NOR 게이트(51)는 논리 0을 출력하고, 로드 래치 신호에서 로드 래치 신호 라인(93)에 따라 래치(52)로 로드된다. 그 결과 래치(52)는 접지 전압 VSS와 동일한 전압을 출력하고 레벨 시프터(53)는 공급 전압 VDD와 동일한 전압을 출력한다. 따라서, 스위치(17)에서 제1스위치 트랜지스터(17a)는 도통단계, 제2스위치 트랜지스터(17b)는 차단된다.
따라서 행 디코더(도시되지 않음)은 워드 라인(15)을 임의 하이 전압 VEE로 하전한다. 각 라인에서 발생하는는 전압은 프로그램 가능한 트랜지스터(11a)에서 터널 전류를 가하여 부동 게이트를 하전시키는 반면, 프로그램 가능한 트랜지스터(11b)의 부동 게이트의 하전되지 않은 상태는 위에서 기술된 바와 같이 유지된다. 상기 방법으로 프로그램된 후에 제1데이타 입력의 모든 단자(61a, ....., 61b)는 메모리 위치(10)를 소거하도록 논리 0을 수신한다고 가정한다. 이것은 관련 열의 선택 및 로드-래치 신호의 발생 후, 래치(62a, ....., 62b)가 논리 0으로 로드되도록 하고, 논리 1을 출력하는 NOR 게이트(51) 때문에 래치(52)는 논리 1로 로드되도록 한다. 따라서, 레벨 시프터(63a, ....., 63b)는 전압 VDD를 출력하는 한편, 공급 트랜지스터(64a, ....., 64b)는 도통된다. 그 결과 비트 라인(14a, ....., 14b)및 공급 라인(13a, ....., 13b)은 공급 전압 VDD를 전달한다. 레벨 시프터(53)는 래치(52)가 공급 전압 VDD를 출력할 때 음의 하이 전압 VEE를 출력한다. 스위치(17)에서, 제1스위치 트랜지스터(17a)는 제2스위치 트랜지스터(17b)가 활성화 라인(16)을 워드 라인(15)에 접속시키는 동안 차단되며, 상기 워드 라인(15)은 행 디코더(도시되지 않음)에 의해 음의 하이 전압 VEE로 하전된다. 결국, 메모리 위치(10)의 각 비트 셀(10a, ...., 10b)은 논리 내용으로 논리 0을 포함하게 된다. 명확성을 위하여, 판독 수단은 도면에서 생략하였는데, 상기 판독 수단은 각 비트 라인을 위한 감지 증폭기를 구비한다. 여러 열의 61a, ....., 61b와 같은 입력 단자는 동일한 데이타 입력 버스에 접속될 수도 있음을 주지한다. 연속적으로 관련 열을 선택함으로서 여러 열이 속하는 각 래치가 로드될 수도 있다. 하이 전압을 인가하면, 메모리의 모든 행이 동시에 기록되는 것이 가능하며, 로드된 데이타에 따라서 몇몇 위치는 소거되고 다른 위치에서는 다른 기록 동작이 이루어진다.
제2도에는 제1전압 발생수단에서 사용하기 위한 레벨 시프터의 관련 부분 및 관련 래치가 도시되어 있다. 도시된 회로는 제어 논리 회로(161), 래치(162), 레벨 시프터(163) 및 공급 트랜지스터(164)를 포함한다. 범례(100)에 나타나 있는 부호는 회로에 존재하는 관련 전압을 나타낸다.
제어 논리 회로(161)는 관련 데이타 비트 DI1를 수신하기 위하여 제1데이타 입력 단자에 접속된 제어 전극을 가지는 NMOS 트랜지스터 N4, 열 선택 신호 ELK를 수신하기 위하여 관련 열 선택 라인(제1도의 라인(91,92))에 접속된 제어 전극을 가지는 NMOS 트랜지스터 N5, 로드 래치 신호 LL을 수신하기 위하여 로드 래치 라인(제1도의 라인(93))에 접속된 제어 전극 NMOS 트랜지스터 N6, 더 이상 기술되지 않은 기록 인에이블 회로에 의해 전송된 기록-인에이블 신호
Figure kpo00002
를 수신하기 위한 NMOS 트랜지스터 N3 및 PMOS 트랜지스터 P5를 포함한다.
레벨 시프터(163)는 PMOS 트랜지스터 P2, P4 및 NMOS 트랜지스터 N4 및 N2의 전도 채널의 직렬 배열로 구성된 음의 하이 전압 VEE와 공급 전압 VDD사이의 제1전류 통로와, PMOS 트랜지스터 P1,P3와 NMOS 트랜지스터 N3,N1의 전도 채널로 구성된 음의 하이 전압 VEE와 공급 단자 VDD사이의 제2전류 통로를 포함한다. 트랜지스터 P4 및 N4사이의 노드(node)(J1)는 트랜지스터 N1의 제어 전극에 접속되며, 트랜지스터 P3 및 N3 사이의 노드(J2)는 트랜지스터 N2의 제어 전극에 접속된다. 트랜지스터 P3, N3, P4, N4는 고전계에 대하여 트랜지스터 P1, N1, P2, N2를 보호하기 위한 보호물로 삽입되었다. 한쪽의 트랜지스터 P1, N1 및 N3와 다른쪽의 트랜지스터 P2, N2 및 N4는 제어 논리 회로(161)과 레벨 시프터(163)사이에 배치된 래치(162)와 제어 논리 회로(161)에 의해 상태 상보적으로 제어된다. 신호
Figure kpo00003
가 논리 1이라고 가정하면, 래치(162)의 현재 초기 상태는 출력 Q가 논리 0이고 출력
Figure kpo00004
는 논리 1이 된다. 결국, 신호
Figure kpo00005
는 논리 0으로 리턴되고, 노드 J1에서의 전압은 VEE이고 노드 J2에서의 전압은 VDD이다. 신호 LL, ELK및 DI1가 모두 논리1일 때 래치(162)는
Figure kpo00006
에서 논리 0을 Q에서 논리 1을 출력하도록 설정된다. 에서의 논리 1은 트랜지스터 P1를 차단시키며
Figure kpo00007
에서의 논리 0은 트랜지스터 P2를 도통시킨다. 그러면, 노드(J1)에서의 전압이 약간 증가되고 이 때문에 트랜지스터 N1가 도통하기 시작하며, 따라서 노드(J2)에서의 전압이 낮아지고, 그 결과 트랜지스터 N2는 적은 전류를 전도한다. 상기 과정은 노드(J1)가 VDD이고 노드(J2)가 VEE인 경우 중단된다. 래치(162)의 단자 Q는 또한 공급 라인 Ak1, 예를 들면, 제1도의 13a를 공급 전압 VDD에 접속하는 공급 트랜지스터 P6을 제어하므로, 상기 공읍 트랜지스터 P6는 단자 Q가 논리 1를 전달할 때 차단되어 공급 라인 Ak1을 부동시킨다. 비트 라인 BkI, 예를 들면, 제1도의 14a는 노드 J2에 접속되며 음의 하이 전압 VEE를 전달한다. 상기 조건하에서 논리 1이 선택된 메모리 위치의 관련 비트 셀, 예를 들면, 제1도의 메모리 위치(10)의 비트 셀(10a)에 기록된다. 논리 0이 제어 전극 트랜지스터 N4에 존재하는 경우 래치(162)는 설정되지 않는다. 그러면, 래치(162)의 단차 Q는 자체 논리 0을 유지한다. 노드(J1 및 J2)에서의 전압은 각각 VEE와 VDD에서 유지되며, 공급 트랜지스터 P6는 전도 상태로 유지된다. 상기 조건하에서 공급 라인 Ak1과 비트 라인 Bk에 접속된 관련 소거된 비트 셀은 논리 0상태를 유지한다. 상기 실시예를 완전하게 하기 위해 회로(
Figure kpo00008
=1)의 판독 모드에 사용된 감지키 증폭(도시되지 않음)가 트랜지스터 P5와 P1 사이에 접속될 수도 있다.
제3도에서는 제2전압 발생 수단의 관련 부분이 도시된다. 제3도의 참조번호는 제2도와 동일하거나 대응하는 부분 및 성분을 표시한다. 동작은 제2도에 도시된 것과 유사하다. 도시된 제2전압 발생 수단은 제어 논리 회로(151), 래치(152) 및 레벨 시프터(153)를 포함한다. 트랜지스터 N4의 제어 전극은 선택된 메모리 위치의 각 비드 셀 내에 기록될 각 비트의 수신하는 NOR 게(이트되지 않음)의 출력에 접속된다. 모든 비트가 논리 0이 아닌 한 래치는 설정되지 않고 Q에서 논리 0을 출력하고
Figure kpo00009
에서 논리 1을 출력한다. 결국, 노드 J2는 공급 전압 레벨 VDD에서 논리 1인 신호
Figure kpo00010
를 전달함으로써, 관련 메모리 위치를 수반하는 스위치내 제2 스위칭 트랜지스터, 예를 들면, 제1도의 메모리 위치(10)의 스위치(17)의내의 트랜지스터(17b)를 차단시킨다. 래치(152)의 출력 Q는 상기 스위치내 제1스위치 트랜지스터(스위치(17)의 트랜지스터(17a))에 접속되고 상기 트랜지스터를 VSS와 같은 신호 EEK로 도통시킨다. 그 결과 활성화 라인(활성화 라인(16))은 VDD로 유지되고 소거는 발생되지 않는다. NOR 게이트에 의해 수신된 모든 데이타 비트가 논리 0인 경우, 래치는 Q에서 논리 1을 출력하고
Figure kpo00011
에서 논리 0을 출력하도록 설정된다. 그 결과, 신호
Figure kpo00012
는 제2스위치 트랜지스터(예를 들면, 제1도의 스위치 트랜지스터(17b))를 VEE로 스위치 온으로 하는 반면에, 신호 EEK는 VDD이고 제1스위칭 트랜지스터(예를 들면, 스위칭 트랜지스터(17a))를 차단한다.
래치(152 및 162)는 메모리 기능을 가지는 소자로서의 기능 뿐 아니라 각각 관련 레벨 시프터(153 및 163)내의 병렬 전류 통로를 제어하기 위해 상호 보충 신호를 출력시키는 기능을 한다. 도시된 방식의 레벨 시프터와 래치, 제어 논리 회로의 장치는 설정된 종류의 메모리에 대해 매우 조밀한 빌링 블럭을 제공한다.

Claims (9)

  1. 행들과 열들로 배열된 메모리 위치들을 가지는 전기적으로 소거할 수 있는 프로그램 가능한 비휘발성 메모리와, 메모리 데이타 입력의 데이타 제어하에 선택된 메모리 위치를 프로그램하는 프로그래밍 수단과, 상기 메모리 데이타 입력에 공급된 소정의 논리값을 가지는 데이타 제어하에 선택된 메모리 위치를 소거하는 소거 수단을 포함하는 집적 메모리 회로에 있어서, 상기 프로그래밍 수단은, 각각의 열에 대해서, 제1데이타 입력을 가지는 각각의 제1전압 발생수단을 구비하되, 상기 제1전압 발생수단은 상기 제1데이타 입력의 데이타에 따라서 제1방식으로 관련 열(relevant column)의 상기 선택된 메모리 위치에 하이 전압을 인가시키며, 상기 소거 수단은, 각각의 열에 대해서, 제2데이타 입력을 가지는 각각의 제2전압 발생 수단을 구비하되, 상기 제2전압 발생 수단은, 소정의 논리값을 가지는 상기 제2데이타 입력의 데이타에 따라서 제2방식으로, 관련 열의 선택된 메모리 위치에 하이(high)전압을 인가하고, 각각의 관련된 상기 제1 및 제2전압 발생 수단은 관련된 제1 및 제2데이타 입력으로 동시에 공급된 데이타에 의해 교대로 제어 가능한 것을 특징으로 하는 집적 메모리 회로.
  2. 제1항에 있어서, 다수의 열의 상기 제1 및 제2전압 발생 수단이 각각의 제1 및 제2데이타 입력에 동시에 인가된 각각의 데이타에 의해 동시에 어드레스 가능한 집적 메모리 회로.
  3. 제1항 또는 2항에 있어서, 제1전압 발생수단은 상기 제1 데이타 입력에 결합된 래치 수단을 포함하는 집적 메모리 회로.
  4. 제1항 또는 제2항에 있어서, 제1전압 발생수단은 상기 제1데이타 입력에 결합된 래치 수단을 포함하고, 제2전압 발생 수단은 상기 제2데이타 입력에 결합된 게이트 입력과 또 다른 래치 수단에 결합된 게이트 출력을 가지는 논리 게이트 수단을 포함하는 집적 메모리 회로.
  5. 제3항에 있어서, 각각의 래치 수단을 열 선택 게이트를 통해 데이타 버츠에 결합된 집적 메모리 회로.
  6. 제3항에 있어서, 각각의 메모리 위치는 B≥1인 B개의 비트 셀을 포함하며, 각각의 비트 셀은 부동 게이트를 가지는 프로그램 가능한 트랜지스터의 전도 채널과 선택 트랜지스터의 전도 채널의 직렬 배열로 이루어지며, 상기 직렬 배열은 비트 라인과 공급 라인 사이에 배치되고, 동일한 행의 메모리 위치의 선택 트랜지스터는 워드 라인에 접속된 제어 전극을 가지며, 각각의 메모리 위치는 상기 각각의 메모리 위치 내의 프로그램 가능한 트랜지스터의 제어 전극에 접속된 각각의 활성 라인을 가지며, 상기 활성 라인을 메모리 위치 프로그램 모드의 공급 전압 또는 메모리 위치 소거 모드의 하이 전압에 연결하는 스위치가 각각의 메모리 위치에 결합되고, 상기 스위치는 상기 각각의 메모리 위치가 특정 열에 결합된 제2전압 발생 수단에 의해 제어될 수 있으며, 상기 제1전압 발생수단은 상기 제1데이타 입력을 구성하는 B개의 제1데이타 입력 단자로부터 제1데이타 입력 단자에 각각 접속된 B개의 레벨 시프터를 포함하고, 상기 각각의 레벨 시프터는 상기 메모리 위치 소거 모드에서 공급 전압을 공급하기 위하여 각각의 공급 라인과 각각의 비트 라인에 접속된 제어 출력을 가지며, 관련 워드 라인은 하이전압을 전달 수 하고 제1논리값을 관련 비트 셀에 기록하기 위하여 비트 라인에 하이전압을 공급하고 상기 관련된 공급 라인을 부동으로 유지하며, 상기 관련 워드 라인은 하이전압을 전달하고 제2논리값을 상기 관련 비트 셀에 기록하기 위하여 공급 전압을 상기 라인들에 공급하고, 상기 관련 워드 라인은 하이 전압을 전달하는 집적 메모리 회로.
  7. 제6항에 있어서, 각 레벨 시프터는 공급 전압에 접속된 제1트랜지스터의 전도 채널과 하이 전압에 접속된 제2트랜지스터의 전도 채널을 포함하는 제1전류 통로와, 공급 전압에 결합된 제3트랜지스터의 전도 채널과 하이 전압에 접속된 제4트랜지스터의 전도 채널을 포함하는 제2전류 통로를 구비하고, 상기 제1 및 제2 트랜지스터 사이의 제1노드는 상기 제4트랜지스터의 제어 전극에 접속되고 상기 제3 및 제4 트랜지스터 사이의 제2노드는 상기 제2트랜지스터의 제어 전극에 접속되고, 상기 제1 및 제3트랜지스터의 제어 전극은 상기 관련 제1데이타 입력단자의 데이타 비트에 의해 서로 반대로 제어되도록 관련된 제1데이타 입력 단자에 결합되고, 공급 전압에 관련 공급 라인 사이에 배치된 전도 채널과 상기 제3트랜지스터의 제어 전극에 접속된 제어 전극을 가지는 제5트랜지스터가 제공되며, 상기 제2노드는 관련 비트 라인에 접속되고, 상기 제1, 제3 및 제5 트랜지스터는 제1전도형이고, 상기 제2 및 제4트랜지스터는 제2전도형인 집적 메모리 회로.
  8. 제7항에 있어서, 각각의 레벨 시프터에 대하여, 제1 및 제3트랜지스터의 제어 전극에 접속된 상보형(complementary) 래치 출력을 가지며 관련된 제1데이타 입력 단자에 결합된 래치 입력을 가지는 래치가 제공된 집적 메모리 회로.
  9. 제7항에 있어서, 각각의 제2전압 발생 수단은 또 다른 레벨 시프터를 포함하며, 상기 레벨 시프터는 공급 전압에 접속된 제6트랜지스터의 전도 채널과 하이 전압에 접속된 제7트랜지스터의 전도 채널을 포함하는 제3전류통로와, 공급 전압에 접속된 제8트랜지스터의 전도 채널과 하이 전압에 접속된 제9트랜지스터의 전도 채널을 포함하는 제4전류 통로를 포함하고, 상기 제6 및 제7 트랜지스터 사이의 제3노드는 상기 제9트랜지스터의 제어 전극에 접속되며 상기 제8 및 제9 트랜지스터 사이의 제4노드는 상기 제7 트랜지스터의 제어 전극에 접속되며, 상기 제2전압 발생 수단은 상기 제6 및 제8트랜지스터를 서로 반대로 제어하기 위하여 상기 제6 및 제8 트랜지스터의 제어 전극에 결합된 게이트 출력과 상기 제2데이타 입력에 접속된 게이트 입력을 가지는 논리 게이트를 더 포함하며, 상기 제8트랜지스터의 제어 전극과 상기 제4노드는 관련 열 내의 메모리 위치에 스위치에 접속되어 있는 제1 및 제2스위치 제어 라인에 각각 접속되고, 각 스위치는 공급 전압과 활성화 라인 사이에 배치된 전도 채널과 상기 제1스위치 제어 라인에 접속된 제어 전극을 가지는 제1스위치 트랜지스터를 포함하고, 활성화 라인과 관련 워드 라인 사이에 배치된 전도 채널과 상기 제2스위치 제어 라인에 접속된 제어 전극을 가지는 제2스위치 트랜지스터를 포함하며, 상기 제6트랜지스터, 제8트랜지스터, 제1스위치 트랜지스터 및 제2스위치 트랜지스터는 제1전도형이며, 제7 및 제9 트랜지스터는 제2전도형인 집적 메모리 회로.
KR1019890002878A 1988-03-09 1989-03-09 집적 메모리 회로 KR0153518B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8800583 1988-03-09
NL8800583 1988-03-09

Publications (2)

Publication Number Publication Date
KR890015279A KR890015279A (ko) 1989-10-28
KR0153518B1 true KR0153518B1 (ko) 1998-12-01

Family

ID=19851909

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890002878A KR0153518B1 (ko) 1988-03-09 1989-03-09 집적 메모리 회로

Country Status (4)

Country Link
EP (1) EP0332274B1 (ko)
JP (1) JP2847141B2 (ko)
KR (1) KR0153518B1 (ko)
DE (1) DE68916281T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019098532A1 (ko) 2017-11-17 2019-05-23 주식회사 엘지화학 고상 추출용 마이크로 디바이스

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03232196A (ja) * 1990-02-07 1991-10-16 Toshiba Corp 半導体記憶装置
KR940004404B1 (ko) * 1990-11-30 1994-05-25 삼성전자 주식회사 불휘발성 반도체 메모리장치
FR2735896B1 (fr) * 1995-06-21 1997-08-22 Sgs Thomson Microelectronics Memoire eeprom programmable et effacable par effet de fowler-nordheim
DE19730116C2 (de) * 1997-07-14 2001-12-06 Infineon Technologies Ag Halbleiterspeicher mit nicht-flüchtigen Zwei-Transistor-Speicherzellen

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3938108A (en) * 1975-02-03 1976-02-10 Intel Corporation Erasable programmable read-only memory
JPS6045495B2 (ja) * 1981-07-08 1985-10-09 日本電気ホームエレクトロニクス株式会社 マルチメモリ駆動方法
US4442510A (en) * 1981-12-28 1984-04-10 National Semiconductor Corporation Semiconductor memory byte clear circuit
US4566080A (en) * 1983-07-11 1986-01-21 Signetics Corporation Byte wide EEPROM with individual write circuits
JPH0736274B2 (ja) * 1985-10-08 1995-04-19 日本電気株式会社 読出し専用メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019098532A1 (ko) 2017-11-17 2019-05-23 주식회사 엘지화학 고상 추출용 마이크로 디바이스

Also Published As

Publication number Publication date
DE68916281D1 (de) 1994-07-28
EP0332274B1 (en) 1994-06-22
EP0332274A2 (en) 1989-09-13
KR890015279A (ko) 1989-10-28
DE68916281T2 (de) 1995-01-26
EP0332274A3 (en) 1991-10-09
JPH0214494A (ja) 1990-01-18
JP2847141B2 (ja) 1999-01-13

Similar Documents

Publication Publication Date Title
US6002610A (en) Non-volatile memory element for programmable logic applications and operational methods therefor
US7952937B2 (en) Wordline driver for a non-volatile memory device, a non-volatile memory device and method
US5798547A (en) Non-volatile semiconductor memory device having NAND structure cells
US6944065B2 (en) Method, apparatus, and system to enhance negative voltage switching
US6496414B2 (en) Nonvolatile semiconductor memory
US5640344A (en) Programmable non-volatile bidirectional switch for programmable logic
WO1994011880A1 (en) A floating gate memory array with latches having improved immunity to write disturbance, and with storage latches
JP2000187991A (ja) フロ―ティングゲ―ト連想記憶装置
US20040145931A1 (en) Power supply device with reduced power consumption
US6496427B2 (en) Nonvolatile semiconductor memory device
KR0153518B1 (ko) 집적 메모리 회로
IE56337B1 (en) Integrated circuit comprising field effect transistors and a programmable read-only memory
US5644529A (en) Integrated circuit for the programming of a memory cell in a non-volatile memory register
US7092293B1 (en) Non-volatile memory cell integrated with a latch
EP1063653B1 (en) Nonvolatile memory device, in particular of flash type
US5719490A (en) Dual sourced voltage supply circuit
EP0945874B1 (en) Nonvolatile semiconductor memory device
US4860258A (en) Electrically programmable non-volatile memory having sequentially deactivated write circuits
JP3850016B2 (ja) 不揮発性半導体記憶装置
KR100255152B1 (ko) 플래쉬 메모리 장치
EP1892724B1 (en) A memory device with row selector comprising series connected medium voltage transistors
US6385096B1 (en) Memory incorporating column register and method of writing in said memory
JP2006040398A (ja) 不揮発性メモリ及びその動作方法
KR100368316B1 (ko) 비트 저장 회로
KR19990085605A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030701

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee