KR19990085605A

KR19990085605A - 반도체 메모리 장치

Info

Publication number: KR19990085605A
Application number: KR1019980018135A
Authority: KR
Inventors: 조욱래
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-05-20
Filing date: 1998-05-20
Publication date: 1999-12-15

Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 데이터를 저장하기 위한 정적 메모리 셀들을 구비한 정적 메모리 셀 어레이, 및 데이터를 저장하기 위한 정적 메모리 셀들과 정적 메모리 셀들 각각과 연결되어 파워 다운시 해당 정적 메모리 셀에 저장된 데이터를 저장하기 위한 불휘발성 메모리 셀들을 구비하여 파워 다운 후 파워 업시에 해당 불휘발성 메모리 셀에 저장된 데이터를 해당 정적 메모리 셀로 복원하는 정적 메모리 셀과 불휘발성 메모리 셀이 결합된 어레이로 구성되어 있다. 따라서, 본 발명의 장치를 시스템에 적용하여 작업중인 데이터나 중요한 데이터가 SRAM메모리 셀과 불휘발성 메모리 셀을 결합한 어레이로 저장되게 함으로써 파워 다운시에 데이터의 손실을 방지할 수 있다.

Description

반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 순간 정전시 정적 메모리 셀에 저장된 데이터를 불휘발성 메모리 셀에 저장하고 복원할 수 있는 반도체 메모리 장치에 관한 것이다.

종래의 정적 반도체 메모리 장치는 데이터를 저장하는 래치형태의 메모리 셀을 구비하여 데이터를 저장함으로써 파워 다운(power down)이 되면 저장된 데이터가 보존되지 못한다는 단점이 있었다.

그러나, 전기적으로 소거가능하고 프로그램가능한 리드 전용 메모리 장치(EEPROM)이나 전기적으로 프로그램가능한 리드 전용 메모리 장치(EPROM)은 불휘발성 메모리 셀을 사용하여 불휘발성이면서 데이터를 바꾸어 쓸 수 있고, 또한 전원을 끊은 후에도 데이터가 반영구적으로 보존될 수 있다.

일반적으로, 계측 장비나 시스템에서 중요한 데이터나 작업중이던 데이터를 정적 반도체 메모리 장치에 보존해 두는 경우가 있는데, 이 경우에 파워 다운이 되면 데이터가 보존되지 못하게 되는 문제점이 있었다.

본 발명의 목적은 파워 다운시 SRAM 셀에 저장된 데이터를 불휘발성 메모리 셀로 저장하고 복원할 수 있는 반도체 메모리 장치를 제공하는데 있다.

이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 데이터를 저장하기 위한 정적 메모리 셀들을 구비한 정적 메모리 셀 어레이, 및 데이터를 저장하기 위한 정적 메모리 셀들과 상기 정적 메모리 셀들 각각과 연결되어 파워 다운시 해당 정적 메모리 셀에 저장된 데이터를 저장하기 위한 불휘발성 메모리 셀들을 구비하여 상기 파워 다운 후 파워 업시에 해당 불휘발성 메모리 셀에 저장된 데이터를 상기 해당 정적 메모리 셀로 복원하는 정적 메모리 셀과 불휘발성 메모리 셀이 결합된 어레이를 구비한 것을 특징으로 한다.

도1은 본 발명의 반도체 메모리 장치의 구성을 나타내는 것이다.

이하, 첨부한 도면을 참조하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.

도1은 본 발명의 반도체 메모리 장치의 메모리 셀의 구성을 나타내는 것으로, SRAM 메모리 셀 어레이(100), 및 SRAM 메모리 셀과 불휘발성 메모리 셀이 결합된 어레이(200)로 구성되어 있다.

SRAM 메모리 셀 어레이(100)는 n×k개의 메모리 셀들을 구비하고 있으며, 메모리 셀들 각각은 각각의 워드 라인 선택신호에 응답하여 온되고 해당 비트 라인쌍으로 데이터를 전송하고, 해당 비트 라인쌍으로 부터의 데이터를 전송하기 위한 NMOS트랜지스터들(14, 16), 및 NMOS트랜지스터들(14, 16)로 부터의 데이터를 래치하기 위한 인버터들(10, 12)로 구성된 래치로 구성되어 있다.

그리고, SRAM메모리 셀 어레이와 불휘발성 메모리 셀 어레이가 결합된 어레이(200)는 n×(m-(k+1))개의 메모리 셀들을 구비하고 있으며, 메모리 셀들 각각은 신호(A)에 응답하여 온되어 전원전압을 전송하기 위한 NMOS트랜지스터(20), NMOS트랜지스터(20)로부터 전송되는 데이터를 래치하기 위한 인버터들(22, 24)로 구성된 래치, 워드 라인 선택신호에 응답하여 온되고 해당 비트라인쌍으로 데이터를 전송하고, 해당 비트 라인쌍으로 부터의 데이터를 전송하기 위한 NMOS트랜지스터들(22, 24), 신호(B)에 응답하여 신호(D)를 전송하기 위한 NMOS트랜지스터(32), 신호(C)에 응답하여 래치에 래치된 데이터를 전송하기 위한 NMOS트랜지스터(30), NMOS트랜지스터(32)로부터 전송되는 데이터에 응답하여 NMOS트랜지스터(30)을 통하여 전송되는 데이터를 저장하기 위한 불휘발성 메모리 셀(34), 신호(E)에 응답하여 온되어 고전압(HV)을 불휘발성 메모리 셀(34)의 드레인으로 인가하기 위한 NMOS트랜지스터(36), 및 신호(F)에 응답하여 전원전압을 불휘발성 메모리 셀(34)의 드레인으로 인가하기 위한 NMOS트랜지스터(38)로 구성되어 있다.

즉, SRAM메모리 셀 어레이(100)는 파워 다운시에 보존되지 않아도 상관없는 데이터를 저장하는 영역이고, SRAM메모리 셀과 불휘발성 메모리 셀이 결합된 어레이(200)는 작업중이던 데이터나 중요한 데이터를 저장하는 영역이다.

물론, 메모리 셀 어레이 전부를 SRAM메모리 셀과 불휘발성 메모리 셀이 결합된 어레이로 구성하여도 상관없다.

도1에 나타낸 회로의 동작을 설명하면 다음과 같다.

SRAM메모리 셀 어레이의 동작은 일반적인 SRAM메모리 장치의 동작에 따라 진행된다. 그러므로, 여기에서는 SRAM메모리 셀 어레이의 동작 설명은 생략하고 SRAM메모리 셀과 불휘발성 메모리 셀이 결합된 어레이의 동작 설명을 하도록 한다.

먼저, 파워 다운시의 동작을 설명하면 다음과 같다.

파워 다운이 되면, 우선 불휘발성 메모리 셀(34)에 대한 소거 동작을 수행하게 되는데, 파워 업/다운 검출회로(미도시)에 의해서 파워 다운 신호가 입력되면 불휘발성 메모리 셀(34)에 대한 소거 동작을 수행한다. 이때, 신호들(A, B, C, D, E, F)은 각각 0V, 5V, 0V, 0V, 고전압(12V-20V), 0V가 된다. 그래서, NMOS트랜지스터들(32, 36)이 온되고, 불휘발성 메모리 셀(34)의 게이트에 0V가 인가되고 드레인에 고전압(HV)이 인가되어 플로팅 게이트쪽의 전자를 끌어내려 불휘발성 메모리 셀의 데이터가 소거된다.

상술한 바와 같이 메모리 셀의 소거 동작이 수행된 후에 불휘발성 메모리 셀로 SRAM메모리 셀의 데이터를 프로그램하는 동작이 수행된다. 이때, 신호들(A, B, C, D, E, F)은 각각 0V, 고전압, 5V, 고전압, 고전압, 0V가 된다. 그래서, NMOS트랜지스터들(30, 32, 36)이 온되어, 불휘발성 메모리 셀(34)의 게이트에 고전압이 인가되고 드레인에 고전압이 인가되어 프로그램 가능한 상태가 되는데, 인버터(22)의 출력신호가 "하이"레벨이면 프로그램이 되고, "로우"레벨이면 소거 상태를 유지한다.

즉, 상술한 바와 같은 방법으로 파워 다운시에 불휘발성 메모리 셀에 대한 소거 및 프로그램 동작이 수행된다.

다음으로, 파워 다운 후에 파워 온시의 동작을 설명하면 다음과 같다.

먼저, SRAM 메모리 셀을 디폴트(default)값으로 설정한다. 즉, 파워 업/다운 검출 회로를 이용하여 파워 온신호를 입력하면 신호(A)가 순간적으로 5V가 되어 인버터(22)의 입력단자를 프리차지한다. 따라서, 인버터(22)는 "로우"레벨의 신호를 출력한다. 이와같이 SRAM메모리 셀을 디폴트 값으로 설정한 후에 파워 다운시에 불휘발성 메모리 셀(34)에 저장했던 데이터를 SRAM메모리 셀로 복원하기 위하여 신호들(A, B, C, D, E, F)은 각각 0V, 5V, 5V, 5V, 0V, 5V가 된다. 그래서, NMOS트랜지스터들(30, 32, 38)이 온되어, 불휘발성 메모리 셀(34)이 프로그램된 상태라면 인버터(22)의 출력신호인 "로우"레벨을 유지하도록 하고, 소거된 상태라면 인버터(22)의 출력단자로 "하이"레벨의 신호를 출력하여 래치가 "로우"레벨의 신호를 저장하게 된다.

이와같은 방법으로 파워 다운 후 파워 업시에 불휘발성 메모리 셀에 저장된 데이터를 SRAM메모리 셀로 복원하게 된다.

따라서, 본 발명의 SRAM 메모리 셀 어레이와 SRAM메모리 셀과 불휘발성 메모리 셀을 결합한 어레이를 동시에 구비한 반도체 메모리 장치를 시스템에 적용하여 작업중인 데이터나 중요한 데이터가 SRAM메모리 셀과 불휘발성 메모리 셀을 결합한 어레이로 저장되게 함으로써 파워 다운시에 이러한 데이터들을 보존하고 복원할 수 있다.

본 발명의 반도체 메모리 장치는 파워 다운시에 SRAM셀에 저장된 데이터를 불휘발성 메모리 셀로 저장하고, 파워 다운 후 파워 업시에 불휘발성 메모리 셀에 저장된 데이터를 SRAM셀로 복원함으로써 데이터의 손실을 방지할 수 있다.

Claims

데이터를 저장하기 위한 정적 메모리 셀들을 구비한 정적 메모리 셀 어레이; 및

데이터를 저장하기 위한 정적 메모리 셀들과 상기 정적 메모리 셀들 각각과 연결되어 파워 다운시 해당 정적 메모리 셀에 저장된 데이터를 저장하기 위한 불휘발성 메모리 셀들을 구비하여, 상기 파워 다운 후 파워 업시에 해당 불휘발성 메모리 셀에 저장된 데이터를 상기 해당 정적 메모리 셀로 복원하는 정적 메모리 셀과 불휘발성 메모리 셀이 결합된 어레이를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 정적 메모리 셀과 불휘발성 메모리 셀이 결합된 어레이의 각각의 메모리 셀은

제1제어신호에 응답하여 프리차지하기 위한 프리차지 수단;

상기 프리차지 수단에 의해서 프리차지되고 비트 라인쌍으로부터의 데이터를 저장하거나, 상기 비트 라인쌍으로 데이터를 전송하기 위한 정적 메모리 셀;

제2제어신호에 응답하여 상기 정적 메모리 셀에 저장된 데이터의 반전된 데이터를 전송하기 위한 전송 게이트;

제3제어신호에 응답하여 소거, 프로그램, 및 복원을 위한 전압을 인가하기 위한 소거, 프로그램, 및 복원 전압 인가수단;

상기 소거, 프로그램, 및 복원 전압 인가수단의 출력신호에 응답하여 소거 , 프로그램, 및 복원 동작을 수행하는 불휘발성 메모리 셀;

제4제어신호에 응답하여 고전압을 상기 불휘발성 메모리 셀로 인가하기 위한 고전압 인가수단; 및

제5제어신호에 응답하여 전원전압을 상기 불휘발성 메모리 셀로 인가하기 위한 전압 인가수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제1제어신호는 파워 다운 후 파워 업시에 프리차지하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제2제어신호는 프로그램 및 복원시에 상기 전송 게이트를 온하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 소거, 프로그램, 및 복원 전압은 각각 접지전압, 고전압, 및 전원전압인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제4제어신호는 소거 및 프로그램시에 고전압을 상기 불휘발성 메모리 셀로 인가하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제5제어신호는 복원시에 전원전압을 상기 불휘발성 메모리 셀로 인가하는 것을 특징으로 하는 반도체 메모리 장치.