JPH0214494A - データ制御された消去および書込みモードを有するｅｅｐｒｏｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、 行列に配設された記憶場所（ｍｅｍｏｒｙ　１ｏｃａｔ
ｉｏｎ）を有する電気的に消去可能なプログラマブル非
揮発性メモリ、 一選択された記憶場所をメモリデータ入力におけるデー
タの制御の下でプログラムするプログラミング手段、 一選択された記憶場所をメモリデータ入力に供給された
データの制御の下で消去する消去手段であって、該デー
タが所定の論理値を有するもの、を具える集積メモリ回
路に関連している。

（背景技術） そのようなメモリ回路は国際ＰＣＴ公開特許第Ｗ０８３
１０１１４８号から既知である。既知のメモリ回路にお
いて、複数の列（ｃｏｌｕｍｎ）は列選択ゲートを介し
てメモリデータ入力に結合されている。各記憶場所は複
数のピットセルを具えている。各ビットセルはビットラ
インと電圧端子の間に接続され、かつ選択トランジスタ
の導通チャネル（ｃｏｎｄｕｃｔｉｏｎｃｈａｎｎｅｌ
）とフローティングゲートを有するプログラマブルトラ
ンジスタの導通チャネルの直列配列を具′えている。電
圧端子はメモリ中のすべてのメモリセルに共通であり、
かつメモリの消去モードでは各ピットセルに第１電源電
圧をフィードし、メモリのプログラムモードでは各ビッ
トセルに第２電源電圧をフィードするのに使用されてい
る。

プログラムモードにおいて、１つの記憶場所は同時にプ
ログラムできる。と言うのは、選択された列に向かって
スイッチすべき単一メモリデータ入力のためである。メ
モリは幾つかの消去モード、すなわち、単一記憶場所消
去モード（ｓｉｎｇｌｅ−ｍｅｍｏｒｙｌｏｃａｔｉｏ
ｎ　ｅｒａｓｅ　ｍｏｄｅ）、行消去モード（ｒｏｗ　
ｅｒａｓｅｍｏｄｅ）　、列消去モード（ｃｏｌｕｍｎ
　ｅｒａｓｅ　ｍｏｄｅ）、および全メモリマトリクス
あるいはサブマトリクスを消去する消去モードで動作で
きる。上記の電圧端子へのメモリの全域接続（ｇｌｏｂ
ａｌ　ｃｏｎｎｅｃｔｉｏｎ）のために、特定の記憶場
所の消去と他の特定の記憶場所のプログラミングは時間
的に分離する必要があり、従ってプログラムモードと消
去モードの間を区別するために制御信号を出力する制御
回路により制御される必要がある。

本発明によるメモリ回路において、現れたデータのみが
、選択された記憶場所が消去されるべきかそれともプロ
グラムされるべきかを決定する。

このために、本発明による集積メモリ回路は、−プログ
ラミング手段が、関連する列の選択された記憶場所に高
電圧を印加する第１の態様で、第１データ入力のデータ
に依存して第１データ入力を有する各第１電圧発生手段
を個別の各列に具え、−消去手段が、関連する列の選択
された記憶場所に高電圧を印加する第２の態様で、所定
の論理値を有する上記の第２データ入力でデータに依存
して第２データを有する各第２電圧発生手段を個別の各
列に具え、 個別の列に関連する第１および第２電圧発生手段が関連
の第１および第２データ入力に同時にフィードされたデ
ータによって交互に制御可能なことを特徴としている。

さて各列は各第１および第２データ入力にフィード、さ
れたデータにより制御されたそれ自身の電圧発生手段を
有しているから、そのデータのみが選択された記憶場所
の消去とプログラミングとの間を区別している。複数の
列の第Ｉおよび第２電圧発生手段が各第１および各第２
データ入力に同時にフィードされた各データによって同
時にアドレス可能である場合に同時消去および同時プロ
グラミングはデータ制御の下で同じ行の種々の記憶場所
に許容されている。各第１電圧発生手段にラッチ手段を
用いることにより、各データは各ラッチに一時的に蓄積
されるようメモリ回路にシーケンシャルに入ることが許
容される。ラッチの全行がデータを受信した後、同じ行
の記憶場所は並列に活性化され、上記の場所のいくつか
は特定データに依存してプログラミングのほかに消去を
行う。

所定の論理レベル値を有するデータと他のデータとの間
を弁別するために第２電圧発生手段は上記の第２データ
入力に結合されたゲート入力を有し、かつ別のラッチ手
段に結合されたゲート出力を有する論理ゲート手段を具
えている。

図面を参照して本発明の詳細な説明する。

（実施例） 第１図には実例として本発明によるメモリ回路の実例が
示されている。記憶場所１０．２０．３０．４０はメモ
リマトリクスの一部分を形成し、これは明確さのために
これ以上描かれていないが、場所ＩＯと２０は同じ行に
位置し、場所１０と３０は同じ列に位置している。明確
さのために記憶場所１０のみが詳細に描かれている。各
記憶場所は複数のビットセルｌＯａ、−−−，１０ｂを
具え、各ビットセルはフローティングゲートを有するプ
ログラマブルトランジスタｌｌａ、　ｌｌｂと選択トラ
ンジスタ１２ａ、　１２ｂとを具え、その導通チャネル
は電源ライン１３ａ、１３ｂとビットライン１４ａ、　
１４ｂの間に直列配列で配置されている。

記憶場所３０の対応ピントセルは対応ビット・ライン・
電源・ライン・ベアー（ｂｉｔ−１ｉｎｅ−ｓｕｐｐｌ
ｙｌｉｎｅ−ｐａｉｒ）に同様に接続されている。各ビ
ットセル１０ａ、　１０ｂは２つの論理状態を有してい
る。

ｒｌ、によって示されている第１論理状態は荷電された
フローティングゲートにより表されている。

第２論理状態は「０」によって示され、電荷されていな
いフローティングゲートにより表されている。書込みサ
イクルの間に選択トランジスタとプログラマブルトラン
ジスタとの接合点にフローティングゲートからトンネル
電流を強制することにより第１論理状態のみが能動的に
プログラムされる。これはフローティングゲートに電荷
を生じ、従ってプログラマブルトランジスタのしきい値
電圧の絶対値の永続的増大を生じている。トンネル電流
を反対方向に強制することによりピットセルは消去され
る。記憶場所１０内において、選択トランジスタ１２ａ
、　１２ｂの制御電極はワードライン１５に接続され、
これは同じ行に配置された記憶場所の選択トランジスタ
に共通である。記憶場所１０のプログラマブルトランジ
スタｌｌａ、　ｌｌｂは活性化ライン（ａｃｔｉｖａｔ
ｉｏｎ　１ｉｎｅ）１６に接続されたその制御電極を有
している。個別の各記憶場所はそのような活性化ライン
を具えている。電源ライン１３ａ、　１３ｂ、ビットラ
イン１４ａ、　１４ｂ、活性化ライン１６およびワ−ド
ライン１５は記憶場所１０のプログラミングあるいは消
去を考慮して以下に説明されよう。

さらに、記憶場所１０は電源電圧に接続された第１スイ
ッチトランジスタ１７ａ　と第２スイッチトランジスタ
１７ｂを有するスイッチ１７を具え、その導通チャネル
はワードライン１５と活性化ライン１６の間に配置され
ている。各記憶場所は個別スイッチを具えている。

第２電圧発生手段５０は同じ列に置かれた記憶場所の他
のスイッチと共にスイッチ１７を制御する。

電源ライン１３ａ、　１３ｂとビットライン１４ａ、　
１４ｂは第１電圧発生手段６０によって制御されている
。各個別列は関連第１電圧発生手段６０．８０と、第２
電圧発生手段５０．７０を具えている。

第１図の実例では、描かれたトランジスタはＰＭＯＳ電
界効果タイプのものであると仮定されている。ビットセ
ル１０ａに「１」を書き込むために、ワードライン１５
は負の高電圧ＶＥＥに荷電され、活性化ライン１６は電
源電圧■ＤＤに活性化され、電源ライン１３ａはプログ
ラマブルトランジスタｌｌａで存寄な高電界の生起を回
避するためにフローティングにされ、そしてビットライ
ン１４ａは負の高電圧Ｖ、に荷電されなければならない
。記憶場所ｌＯのすべてのビットセル１０ａ、　１０ｂ
を消去するために電源ライン１３ａ、　１３ｂとビット
ライン１４ａ、　１４ｂは電源電圧ＶＤ＋１に荷電され
、そして活性化ライン１６とワードライン１５は負の高
電圧ＶＥＥに荷電されなければならない。書込みサイク
ルの間に、もし電源ライン１３ａとビットライン１４ａ
が電源電圧■。Ｄに保持され、一方、ワードライン１５
と活性化ライン１６が負の高電圧ｖ０を伝えるなら、既
に消去されたビットセル１０ａの論理内容は維持される
。

第１電圧発生手段６０と第２電圧発生手段５ｏの動作に
ついて述べる。これまで述べてきたように、選択された
記憶場所の消去はメモリデータ入力におけるデータが所
定の論理値を有する場合、すなわち端子６１ａ、　６１
ｂを具える第１データ入力に現れるデータが所定のビッ
トの組合わせを有する場合に起こる。この実例で、もし
第１データ入力に現れるすべてのビットが論理「０」で
あるなら、消去の達成されることが仮定されている。そ
のよって組合わせの生起を検出するために、第２電圧発
生手段はノアゲート５１を具えている。

最初に記憶場所１０のすべてのビットセル１０ａ。

１０ｂが論理内容として論理値「０」を有するものとさ
らに仮定されている。さて、第１データ入力において、
記憶場所ｌＯに書き込むべく論理「１」が端子６１ａに
現れ、論理「０」が端子６１ｂに現れる。明確さのため
に他のいかなる端子あるいはビットセルについて参照し
ない。記憶場所１０に書き込むために、記憶場所１０が
置かれている列は列選択ライン９１を介して選択される
。列選択ライン９２のような他の列選択ラインに接続さ
れた他の列は選択信号を受信しない。関連する列が選択
された後、端子６１ａ、　６１ｂに現れたビットはロー
ド・ラッチ信号ライン９３のロード・ラッチ信号に基づ
いてそれぞれラッチ６２ａ、　６２ｂにロードされる。

さてラッチ６２ａは論理「１」を出力し、それは電源電
圧■。に等しい電圧を有し、そしてラッチ６１ｂは論理
「０」を出力し、それはアースに等しい電圧ＶＳＳであ
る。ラッチ６２ａと６２ｂの出力はそれぞれレベルシフ
タ６３ａ、　６３ｂの入力に接続され、またそれぞれ電
源トランジスタ（ｓｕｐｐｌｙ　ｔｒａｎｓｅｓｔｏｒ
）６４ａ＋−−−６４ｂの制御電極にも接続されている
。レベルシフタ６３ａはビットライン１４ａを負の高電
圧ｖｔｉに荷電し、一方、電源ライン１３ａは電源トラ
ンジスタ６４ａのブロッキングにより電源電圧ＶＤＤが
ら切り離されたままになっている。レベルシフター６３
ａはビットライン４１ｂを電源電圧ＶＤＤに荷電する。

電源トランジスタ６４ｂは導通し、電源ライン１３ｂは
電源電圧ｖｎｏと同じになる。すべてが論理「ｏ」であ
る入力データの不在のため、ノアゲート５１は論理「０
」を出力し、それはロード・ラッチ信号ライン９３にお
けるロード・ラッチ信号に基づいてラッチ５２にロード
される。その結果、ラッチ５２はアースに等しい電圧Ｖ
ＳＳを出力し、そしてレベルシフター５３は電源電圧Ｖ
ＤＤに等しい電圧を出力する。これはスイッチ１７にお
いて第１スイッチトランジスタ１７ａを導通し、第２ス
イッチトランジスタ１７ｂをブロックする。

それに基づいて（示されていない）行復号器はワードラ
イン１５を負の高電圧ＶＥＥに荷電する。各ラインに生
起する電圧はプログラマブルトランジスタＩｌａでトン
ネル電流がフローティングゲートを荷電するよう強制し
、一方、プログラマブルトランジスタＩｌｂのフローテ
ィングゲートの荷電されない状態は上述のごとく維持さ
れる。このようにプログラムされた後、記憶場所１０を
消去するために第１データ入力のすべての端子６１ａ、
−−−，６１ｂは論理ｒ’Ｑ、を受信するものと仮定さ
れる。このことは関連する列の選択の後およびロード・
ランチ信号の生起の後で、ノアゲート５１が論理「１」
を出力すると言う理由でラッチ６２ａ、−−−，６２ｂ
が論理「０」でロードされ、そしてラッチ５２が論理「
１」でロードされるようにする。それに基づいてレベル
シフター６３ａ、−−−，６３ｂは電圧ＶＤＩＩを出力
し、一方、電源トランジスタ６４ａ＋−−〜、６４ｂは
導通する。その結果、ビットライン１４ａ　＋−−−、
１４ｂと電源ライン１３ａ、−一〜、１３ｂは電源電圧
ｖＤＤを伝える。

ラッチ５２が電源電圧■、を出力するように、レベルシ
フター５３はプログラミング手段の高電圧ＶＥＥを出力
する。スイッチ１７において、第１スイッチトランジス
タ１７ａはブロックし、一方、第２スイッチトランジス
タ１７ｂは活性化ライン１６をワードライン１５に接続
し、後者は行復号器（示されていない）により負の高電
圧ＶＩＥに荷電される。それ故、記憶場所１０の各ビッ
トセル１０ａ、　−−一、　１０ｂは論理内容きして論
理「Ｏ」を具えるよう強制される。

明確さのために、各ビットラインにセンス増幅器を具え
る読み取り手段は図面から除かれている。

いくつかの列の６１ａ、−−−，６１ｂのような入力端
子が同じデータ入力バスに接続できることが注意されて
いる。関連する列をシーケンシャルに選択することによ
り、いくつかの列に属する各ラッチはロードできる。高
電圧を印加することはその後でメモリの全行が一度に書
かれることを可能にし、ロードされたデータに依存して
、いくつかの場所はそれによって書き込み動作のほかに
消去を行う。

第２図には第１電圧発生手段で使用するレベルシフター
および関連するラッチ部分が描かれている。示された回
路は制御論理回路１６１、ラッチ１６２、レベルシフタ
ー１６３および電源トランジスタ１６４を具えている。

説明１００には回路に存在する関連する電圧を示すため
に記号が示されている。

制御論理回路１６１は、その制御電極が関連データビッ
トＤ１＋を受信するために第１データ入力の端子に接続
されているＮＭＯＳ　）ランジスタＮ４、その制御電極
が列選択信号ＥＬｋを受信するために関連列選択ライン
（第１図のライン９１あるいは９２）に接続されている
ＮＭＯＳ　ｌ−ランジスタＮ５、その制御電極がロード
ラッチ信号ＬＬを受信するためにロード・ラッチライン
（第１図のライン９３）に接続されているＮＭＯＳ　Ｉ
−ランジスタＮ６、（これ以上説明されない）書き込み
エネーブル回路により送信された書き込みエネーブル信
号ＥＷを受信するためのＮＭＯＳトランジスタＮ３とＰ
ＭＯＳ　）ランジスタＰ５を具えている。

レベルシフター１６３はＰＭＯＳ　）ランジスタＰ２．
　Ｐ４の導通チャネルとＮＭＯＳ　）ランジスタＮ４．
　Ｎ２の導通チャネルにより構成されている。電源電圧
■。と負の高電圧■、の間の第１電流通路と、ＰＭＯＳ
トランジスタＰｌ、　Ｐ３とＮＭＯＳ　トランジスタＮ
３．　Ｎｌの導通チャネルにより構成されている、電源
電圧ｖ０と負の高電圧■。との間の第２電流通路とを具
えている。トランジスタＰ４とＮ４との間のノードＪ１
は制御電極トランジスタＮ１の制御電極に接続され、ト
ランジスタＰ３とＮ３との間のノードＪ２はトランジス
タＮ２の制御電極に接続されている。トランジスタＰ３
．　Ｎ３．　Ｐ４．　Ｎ４は有害な高電界に対するトラ
ンジスタＰＩ、　Ｎｌ、　Ｐ２．　Ｎ２の防護として挿
入されている。

一方ではトランジスタＰＬ、　Ｎ１．　Ｎ３が、他方で
はトランジスタＰ２．　Ｎ２．　Ｎ４が制御論理回路１
６１および制御論理回路１６１とレベルシフター１６３
の間に配置されたラッチ１６２によりお互いに相補的に
制御されている。信号ＥＷは正式に論理「１」であると
仮定され、従ってラッチ１６２の現在の初期状態は出力
Ｑが論理「０」であり、出力Ｑが論理「１」である。そ
れ故、信号ＩＪは論理「０」に戻り、ノードＪ１の電圧
はＶｔｔに等しく、ノードＪ２の電圧は■。、に等しい
。信号ＬＬ、　Ｅｌ、＝、ＯＬがすべて論理「１」であ
るなら、ラッチ１６２はＱで論理「０」を出力し、Ｑで
論理「１」を出力するように設定される。Ｑにおける論
理「１」はトランジスタＰ１をブロックさせ、Ｑにおけ
る論理「０」はトランジスタＰ２を導通させる。ノード
Ｊｌにおける電圧は僅かに増大し、そこでトランジスタ
Ｎ１は導通を開始し、それによりノードＪ２における電
圧を低下し、その結果としてトランジスタＮ２はより少
ない電流を導通しよう。このプロセスはノードＪ２がＶ
ＥＥであり、ノードＪ１がＶ。である場合に終わる。ラ
ッチ１６２の端子Ｑがまた電源トランジスタＰ６　（こ
れは例えば第１図の１３ａのように電源ラインＡｋＬを
電源電圧ｖｎ′Ｄに接続する）を制御するから、上記の
電源トランジスタＰ６は端子Ｑが論理「１」を伝え、そ
れによって電源ラインＡ　ｙ　Ｌをフローティングする
場合にブロックされよう。例えば第１図の１４ａのよう
なビットラインＢｋＬがノードＪ２に接続され、負の高
電圧ＶＥＥを伝える。これらの条件の下で、論理「１」
は例えば第１図の記憶場所１０のビットセル１０ａのよ
うな選択された記憶場所の関連ビットセルに占き込まれ
よう。論理「０」が制御電極トランジスタＮ４に現れる
場合、ラッチ１６２は設定されない。ラッチ１６２の端
子Ｑはその論理「０」を維持しよう。ノードＪ１とＪ２
の電圧はそれぞれＶＥＥと■、に保持され、そして電源
トランジスタＰ６は導通状態に維持されよう。これらの
条件の下で、電源ラインＡ　ｈ’ｔに接続された関連す
る消去されたビットセルとビットラインＢｋＬはその論
理「０」状態を維持しよう。上の事態を完全にするため
に、回路の読み取りモード（ＩＥＷ＝　１　）で使用さ
れたセンス増幅器（示されていない）はトランジスタＰ
５とＰｌの間に接続されよう。

第３図に第２電圧発生手段の関連部分が示されている。

第３図の参照記号は前の第２図のものに対応するかある
いはそれと同一のパーツと構成要素を示している。その
動作は第２図に示された回路の動作に類似している。描
かれた第２電圧発生手段は制御論理回路１５１、ラッチ
１５２、およびレベルシフター１５３を具えている。ト
ランジスタＮ４の制御電極はノアゲートの出力（示され
ていない）に接続され、それは選択された記憶場所の各
ピントセルに書き込むべき各ビットを受信している。

すべてのビットが論理「０」でなければ、ラッチは設定
されず、かつＱで論理「Ｏ」を、Ｑで論理「１」を出力
しよう。その結果、ノードＪ２は電源電圧レベル■。、
の論理「１」である信号ＥＥｋを伝え、それにより例え
ば第１図の記憶場所ＩＯのスイッチ１７のトランジスタ
１７ｂのような関連する記憶場所を伴うスイッチの第２
スイッチングトランジスタをブロックする。ラッチ１５
２の出力Ｑは上記のスイッチの第１スイッチトランジス
タ（スイッチ１７のトランジスタ１７ａ）に接続され、
かつＶＳＳに等しい信号ＥＥｋにより上記のトランジス
タを導通にする。その結果、活性化ライン（活性化ライ
ン１６）はＶｆｌＤに保持され、なんらの消去も起こら
ないであろう。ノアゲートによって受信されたすべての
データビットが論理「０」である場合に、ラッチＱで論
理「１」を、そしてＱで論理「Ｏ」を出力するように設
定される。従って、信号ＥＥｋは第２スイッチトランジ
スタ　（例えば第１図のスイッチトランジスタ１７ｂ）
を■、でスイッチオンにし、一方、信号ＥＥｋは信号■
、。であり、それによって第１スイッチングトランジス
タ　（例え多ホスイッチングトランジスタ１７ａ）をブ
ロックする。

ラッチ１５２と１６２はメモリ機能を有する要素として
機能するのみならず、また関連レベルシフター１５３と
１６３の並列電流通路をそれぞれ制御するためにお互い
に相補な信号を出力することに注意されよう。制御論理
回路の配列、示されたようなラッチとレベルシフターは
述べられた種類のメモリの非常に小型なビルディングブ
ロックを提供している。

（要　約） 電気的に消去可能なプログラマブルな、非揮発性メモリ
を具える集積メモリ回路が開示されている。選択さた記
憶場所の消去と他の選択された記憶場所のプログラミン
グはメモリ入力に表されたデータの組み合わせ制御の下
で同じメモリ動作サイクルで起こるであろう。

【図面の簡単な説明】

第１図は本発明によるメモリ回路の構成例を示し、 第２図は第１電圧発生手段で使用するレベルシフクーの
関連部分を示し、 第３図は第２電圧発生手段の関連部分を示して鋳る。 １０、２０．３０．４０・・・記憶場所１０ａ〜１０ｂ
・・・ビットセル １１ａ〜ｌｌｂ・・・プログラマブルトランジスタ１２
ａ〜１２ｂ・・・選択トランジスタ１３ａ〜１３ｂ・・
・電源ライン １４ａ〜１４ｂ・・・ビットライン １５・・・ワードライン １６・・・活性化ライン １７・・・スイッチ １７ａ・・・第１スイッチトランジスタ１７ｂ・・・第
２スイッチトランジスタ５０、７０・・・第２電圧発生
手段 ５１・・・ノアゲート ５２・・・ラッチ ５３・・・レベルシフター ６０、８０・・・第１電圧発生手段 ６１ａ〜６１ｂ・・・端子 ６２ａ〜６２ｂ・・・ラッチ ６３ａ〜６３ｂ・・・レベルシフクー ロ４ａ〜６４ｂ・・・電源トランジスタ９１、、９２・
・・列選択ライン ９３・・・ロード・ラッチ信号ライン １００・・・説明 １５Ｌ　１６１・・・制御論理回路 １５２、１６２・・・ラッチ １５３、１６３・・・レベルシフター １６４・・・電源トランジスタ ＦＩＧ、３

Claims (1)

1. 【特許請求の範囲】 １、集積メモリ回路であって、 −行列に配設された記憶場所を有する電気的に消去可能
   なプログラマブル非揮発性メモリ、−選択された記憶場
   所をメモリデータ入力におけるデータの制御の下でプロ
   グラムするプログラミング手段、 −選択された記憶場所をメモリデータ入力に供給された
   データの制御の下で消去する消去手段であって、該デー
   タが所定の論理値を有するもの、 を具えるものにおいて、 −プログラミング手段が、関連する列の選択された記憶
   場所に高電圧を印加する第１の態様で、第１データ入力
   のデータに依存して第１データ入力を有する各第１電圧
   発生手段を個別の各列に具え、 −消去手段が、関連する列の選択された記憶場所に高電
   圧を印加する第２の態様で、所定の論理値を有する上記
   の第２データ入力でデータに依存して第２データを有す
   る各第２電圧発生手段を個別の各列に具え、 個別の列に関連する第２および第２電圧発 生手段が関連の第１および第２データ入力に同時にフィ
   ードされたデータによって交互に制御可能なこと、 を特徴とする集積メモリ回路。 ２、複数の列の第１および第２電圧発生手段が各第１お
   よび各第２データ入力に同時にフィードされた各データ
   により同時にアドレス可能である請求項１記載の集積メ
   モリ回路。 ３、第１電圧発生手段が上記の第１データ入力に結合さ
   れたラッチ手段を具える請求項１もしくは２記載の集積
   メモリ回路。 ４、第１電圧発生手段が上記の第１データ入力に結合さ
   れたラッチ手段を具え、かつ第２電圧発生手段が上記の
   第２データ入力に結合されたゲート入力を有し、かつ別
   のラッチ手段に結合されたゲート出力を有する論理ゲー
   ト手段を具える請求項１もしくは２記載の集積メモリ回
   路。 ５、各ラッチ手段が列選択ゲートを介してデータバスに
   結合されている請求項３もしくは４記載の集積メモリ回
   路。 ６、各記憶場所がＢ≧１であるＢビットセルを具え、各
   ビットセルはフローティングゲートを有するプログラマ
   ブルトランジスクの導通チャネルと選択トランジスタの
   導通チャネルとの直列配列を具え、この直列配列はビッ
   トラインと給電ラインの間に配置され、ここで同じ行の
   記憶場所の選択トランジスタはワードラインに接続され
   た制御電極を有し、上記の個別の記憶場所のプログラマ
   ブルトランジスタの制御電極に接続された個別の活性化
   ラインを有し、記憶場所プログラムモードの電源電圧あ
   るいは記憶場所消去モードの高電圧のいずれかに上記の
   活性化ラインを接続するスイッチが個別の各記憶場所と
   関連されており、上記のスイッチは上記の個別の記憶場
   所が位置している特定の列に関連する第２電圧発生手段
   によって制御可能であり、かつここで第１電圧発生手段
   は上記の第１データ入力を構成するＢ個の第１データ入
   力端子から各第１データ入力端子に各々が結合されてい
   るＢ個のレベルシフターを具え、各レベルシフターは各
   電源ラインおよび上記のラインに電源電圧を記憶場所消
   去モードでフィードする各ビットラインを有し、関連す
   るワードラインは高電圧を伝え、かつ関連するビットセ
   ルに第１論理値を書き込むために関連するビットライン
   に高電圧をフィードし、かつ関連する電圧ラインをフロ
   ーティングに保持し、関連するワードラインは高電圧を
   伝え、かつ関連するビットセルに第２論理値を書き込む
   ために上記のラインに電源電圧をフィードし、関連する
   ワードラインは高電圧を伝える請求項１記載の集積メモ
   リ回路。 ７、各レベルシフターが、 電源電圧に接続された第１トランジスタの 導通チャネルと高電圧に接続された第２トランジスタの
   導通チャネルとを具える第１電流通路、 電源電圧に結合された第３トランジスタの 導通チャネルと、高電圧に接続された第４トランジスタ
   の導通チャネルとを具える第２電流通路であって、ここ
   で第１トランジスタと第２トランジスタの間の第１ノー
   ドが第４トランジスタの制御電極に接続され、かつ第３
   トランジスタと第４トランジスタの間の第２ノードが第
   ２トランジスタの制御電極に接続されるもの、 関連する上記の第１データ入力端子でデー タビットにより相互に反対に制御されるように、関連す
   る第１データ入力端子に結合されている第１および第３
   トランジスタの制御電極、電源電圧と関連供給ラインと
   の間に配置された導電チャネルを有し、かつ第３トラン
   ジスタの制御電極に接続された制御電極を有する第５ト
   ランジスタ、関連するビットラインに接続されている第
   ２ノードであって、第１、第３および第５トランジスタ
   は第１の導電性タイプのものであり、第２および第４ト
   ランジスタは第２の導電性タイプのものであるもの、 を具える請求項６記載の集積メモリ回路。 ８、各レベルシフターに対して、第１および第３トラン
   ジスタの制御電極に接続された相補ラッチ出力と、関連
   する第１データ入力端子に結合されたラッチ入力とを有
   する請求項７記載の集積メモリ回路。 ９、各第２電圧発生手段が、 電源電圧に接続された第６トランジスタの 導通チャネルと高電圧に接続された第７トランジスタの
   導通チャネルを具える第３電流通路、 電源電圧に接続された第８トランジスタの 導通チャネルと高電圧に接続された第９トランジスタの
   導通チャネルを具える第４電流通路、 ここで第６トランジスタと第７トランジス タの間の第３ノードは第９トランジスタの制御電極に接
   続され、かつ第８トランジスタと第９トランジスタの間
   の第４ノードは第７トランジスタの制御電極に接続され
   、 上記の第６トランジスタと第８トランジス タを相互に反対に制御するように、上記の第２データ入
   力に接続されたゲート入力を有し、かつ上記の第６トラ
   ンジスタと第８トランジスタの制御電極に結合されたゲ
   ート出力を有する論理ゲートをさらに具える第２電圧発
   生手段、 上記の第８トランジスタの制御電極と、関 連する列の記憶場所のスイッチに接続されている第１お
   よび第２スイッチ制御ラインにそれぞれ接続されている
   上記の第４ノード、 電源電圧と活性化ラインの間に配置された 導通チャネルを有し、かつ上記の第１スイッチ制御ライ
   ンに接続された制御電極を有する第１スイッチトランジ
   スタを具え、かつ活性化ラインと関連ワードラインの間
   に配置された導通チャネルを有し、かつ上記の第２スイ
   ッチ制御ラインに接続された制御電極を有する第２スイ
   ッチトランジスタを具える各スイッチであって、上記の
   第６トランジスタ、第８トランジスタ、第１スイッチト
   ランジスタおよび第２スイッチトランジスタは第１の導
   電性タイプのものであり、第７および第９トランジスタ
   は第２の導電性タイプのものであるもの、 を具えるレベルシフターを具える請求項７記載の集積メ
   モリ回路。 １０、請求項７記載の集積メモリ回路に使用するのに適
   当なレベルシフター。 １１、請求項９記載の集積メモリ回路に使用するのに適
   当なレベルシフター。