JPH0472760A - 読み出し専用半導体記憶装置 - Google Patents
読み出し専用半導体記憶装置Info
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- JPH0472760A JPH0472760A JP2186042A JP18604290A JPH0472760A JP H0472760 A JPH0472760 A JP H0472760A JP 2186042 A JP2186042 A JP 2186042A JP 18604290 A JP18604290 A JP 18604290A JP H0472760 A JPH0472760 A JP H0472760A
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- memory cell
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000005669 field effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に間し、特に消去・書き込み可
能な読み出し専用半導体記憶装置に関する。
能な読み出し専用半導体記憶装置に関する。
［従来の技術］
従来の消去・書き込み可能な読み出し専用半導体記憶装
置はく以下、ＥＰＲＯＭと記す）は、第６図に示すよう
にフローティングを有する消去・書き込み可能なメモリ
セルＭＯＯ〜Ｍ３３を列方向及び行方向に複数個配列し
て成るメモリセルアレイ１と、メモリセルＭＯＯ−Ｍ３
３を列方向に接続する複数の列線Ｄｏ〜Ｄ３と、メモリ
セルＭＯＯ〜Ｍ３３を列方向に接続する複数の行線ＷＯ
〜Ｗ３と、アドレス信号ａ Ｏ−ａ ｊを入力とし出力
がデプレッション型ＮチャネルＭＯ５電界効果トランジ
スタ（ＭＯＳ−ＦＥＴ）で構成されたトランスファゲー
トＤＹＯ〜ＤＹ３を介して出力されるＮＯＲゲートＮ。
置はく以下、ＥＰＲＯＭと記す）は、第６図に示すよう
にフローティングを有する消去・書き込み可能なメモリ
セルＭＯＯ〜Ｍ３３を列方向及び行方向に複数個配列し
て成るメモリセルアレイ１と、メモリセルＭＯＯ−Ｍ３
３を列方向に接続する複数の列線Ｄｏ〜Ｄ３と、メモリ
セルＭＯＯ〜Ｍ３３を列方向に接続する複数の行線ＷＯ
〜Ｗ３と、アドレス信号ａ Ｏ−ａ ｊを入力とし出力
がデプレッション型ＮチャネルＭＯ５電界効果トランジ
スタ（ＭＯＳ−ＦＥＴ）で構成されたトランスファゲー
トＤＹＯ〜ＤＹ３を介して出力されるＮＯＲゲートＮ。
Ｒ１−Ｎ０Ｒ４で構成された列デコーダ２と、列デコー
ダ２の出力で駆動され列線Ｄ Ｏ−Ｄ ３を選択するた
めのＮチャネルＭＯ５−ＦＥＴＹＯ〜Ｙ３で構成された
列セレクタ３と、列デコーダ２の出力に高電圧ＶＰＰを
印加するための抵抗素子ＲＹＯ〜ＲＹ３で構成されたプ
ルアップ回Ｈ４と、アドレス信号８２〜口を人力とし出
力がデプレッション型ＮチャネルＭＯ５ＦＥＴで構成さ
れたトランスフアゲ−）ＤＸＯ〜ＤＸ３を介して出力さ
れるＮＯＲゲートＮ０Ｒ５〜Ｎ０Ｒ８で構成された行線
ＷＯ−Ｗ３を選択するための行デコーダδと、行デコー
ダ５の出力に高電圧ＶＰＰを印加するための抵抗素子Ｒ
ＸＯ〜ＲＸ３で構成されたプルアップ回路４と、メモリ
セルアレイ１内のメモリセルにデータを書き込む場合に
列線に高電圧を印加するためのゲート電極に書き込み信
号りが印加されたＮチャネルＭＯ５−ＦＥＴＮνで構成
されている書き込み回路６と、メモリセルアレイ１内の
メモリセルに記憶されたデータを読み出すためのセンス
アンプ７で構成されており、列デコーダ２を構成するト
ランスフアゲ−）ＤＹＯ〜ＤＹ３及び行デコーダ５を構
成するトランスファゲートＤＸＯ〜ＤＸ３のゲート電極
に制御信号Ｗが印加されている。
ダ２の出力で駆動され列線Ｄ Ｏ−Ｄ ３を選択するた
めのＮチャネルＭＯ５−ＦＥＴＹＯ〜Ｙ３で構成された
列セレクタ３と、列デコーダ２の出力に高電圧ＶＰＰを
印加するための抵抗素子ＲＹＯ〜ＲＹ３で構成されたプ
ルアップ回Ｈ４と、アドレス信号８２〜口を人力とし出
力がデプレッション型ＮチャネルＭＯ５ＦＥＴで構成さ
れたトランスフアゲ−）ＤＸＯ〜ＤＸ３を介して出力さ
れるＮＯＲゲートＮ０Ｒ５〜Ｎ０Ｒ８で構成された行線
ＷＯ−Ｗ３を選択するための行デコーダδと、行デコー
ダ５の出力に高電圧ＶＰＰを印加するための抵抗素子Ｒ
ＸＯ〜ＲＸ３で構成されたプルアップ回路４と、メモリ
セルアレイ１内のメモリセルにデータを書き込む場合に
列線に高電圧を印加するためのゲート電極に書き込み信
号りが印加されたＮチャネルＭＯ５−ＦＥＴＮνで構成
されている書き込み回路６と、メモリセルアレイ１内の
メモリセルに記憶されたデータを読み出すためのセンス
アンプ７で構成されており、列デコーダ２を構成するト
ランスフアゲ−）ＤＹＯ〜ＤＹ３及び行デコーダ５を構
成するトランスファゲートＤＸＯ〜ＤＸ３のゲート電極
に制御信号Ｗが印加されている。
次に第７図も参照しながら動作の説明をする。
まずメモリセルに記憶されたデータを読み出す場合、Ｖ
ＰＰをＶｄｄと等しい電位に、制御信号Ｗをハイレベル
（Ｖｄｄ）に、書き込み信号りをロウレベル（ＧＮＤ）
に設定する。この状態でデプレッション型ＮチャネルＭ
Ｏ５−ＦＥＴのしきい値電圧をＶＴＤ（以下、ＶＴＤと
記す）とすると、列デコーダ２を構成するトランスファ
ゲートＤＹＯ〜ＤＹ３及び行デコーダ５を構成するトラ
ンスファゲートＮＸＯ〜ＮＸ３のゲート電極にはＶｄｄ
が印加されているので、Ｖｄｄ＋ ｌ ＶＴＤＩ以下の
電位は通過可能な状態になっている。
ＰＰをＶｄｄと等しい電位に、制御信号Ｗをハイレベル
（Ｖｄｄ）に、書き込み信号りをロウレベル（ＧＮＤ）
に設定する。この状態でデプレッション型ＮチャネルＭ
Ｏ５−ＦＥＴのしきい値電圧をＶＴＤ（以下、ＶＴＤと
記す）とすると、列デコーダ２を構成するトランスファ
ゲートＤＹＯ〜ＤＹ３及び行デコーダ５を構成するトラ
ンスファゲートＮＸＯ〜ＮＸ３のゲート電極にはＶｄｄ
が印加されているので、Ｖｄｄ＋ ｌ ＶＴＤＩ以下の
電位は通過可能な状態になっている。
ここで、アドレス信号として例えばａＯ＝０． ａ１
＝０．ａ２＝０．ａ３＝０を印加した場合、列デコーダ
２においてはＮ０ＲＩが選択されてハイレベル（Ｖｄｄ
）ヲ出力し、一方他（Ｆ）ＮＯＲゲートＮ０Ｒ２〜Ｎ０
Ｒｘは非選択となってロウレベル（ＧＮＤ）を出力する
。この結果、列セレクタ３を構成するＮチャネルＭＯ９
−ＦＥＴＹＯのゲート電極にはＶｄｄが印加されてオン
すると共に、Ｙ１〜Ｙ３のゲート電極にはＧＮＤが印加
されてオフし、従って列線ＤＯとセンスアンプ７の入力
がＹＯを介して接続され列線ＤＯが選択される。
＝０．ａ２＝０．ａ３＝０を印加した場合、列デコーダ
２においてはＮ０ＲＩが選択されてハイレベル（Ｖｄｄ
）ヲ出力し、一方他（Ｆ）ＮＯＲゲートＮ０Ｒ２〜Ｎ０
Ｒｘは非選択となってロウレベル（ＧＮＤ）を出力する
。この結果、列セレクタ３を構成するＮチャネルＭＯ９
−ＦＥＴＹＯのゲート電極にはＶｄｄが印加されてオン
すると共に、Ｙ１〜Ｙ３のゲート電極にはＧＮＤが印加
されてオフし、従って列線ＤＯとセンスアンプ７の入力
がＹＯを介して接続され列線ＤＯが選択される。
また、行デコーダ５においても同様に、Ｎ０Ｒ５が選択
されて行線ＷＯはＶｄｄに、他のＮＯＲゲー）ＮＯＲ６
〜Ｎ０Ｒ８が非選択となって打線Ｗｌ−Ｗ３はＧＮＤと
なり行線ＷＯが選択される。ここで、列デコーダ２及び
行デコーダ６の出力はプルアップ回路４を介してＶＰＰ
に接続されているが、プルアップ回路４を構成している
抵抗素子ＲＹＯ−ＲＸ３は高抵抗（例えば１ ［ＭΩコ
）に設定されているため、列デコーダ２及び行デコーダ
５の非選択出力であるロウレベルは確保される。
されて行線ＷＯはＶｄｄに、他のＮＯＲゲー）ＮＯＲ６
〜Ｎ０Ｒ８が非選択となって打線Ｗｌ−Ｗ３はＧＮＤと
なり行線ＷＯが選択される。ここで、列デコーダ２及び
行デコーダ６の出力はプルアップ回路４を介してＶＰＰ
に接続されているが、プルアップ回路４を構成している
抵抗素子ＲＹＯ−ＲＸ３は高抵抗（例えば１ ［ＭΩコ
）に設定されているため、列デコーダ２及び行デコーダ
５の非選択出力であるロウレベルは確保される。
従って、この状態ではＭＯＯのゲートにＶｄｄが、また
ドレインにはセンスアンプ７の動作点電圧が印加され、
Ｖｄｄ＝５ ［Ｖ］ （７）場合、ＭＯＯカｉ１４去状
態でメモリセルのしきい値電圧ＶＴＭ（以下、メモリセ
ルのしきい値電圧をＶＴＭと記す）が、例えばＶＴＭ＝
２ ［Ｖ］であればオンしてセンスアンプ７から、′０
”が出力され、一方ＭＯＯが書き込み状態で例えばＶＴ
Ｍ＝６ ［Ｖ］であればオフしてセンスアンプ７からは
“１〃が出力される。
ドレインにはセンスアンプ７の動作点電圧が印加され、
Ｖｄｄ＝５ ［Ｖ］ （７）場合、ＭＯＯカｉ１４去状
態でメモリセルのしきい値電圧ＶＴＭ（以下、メモリセ
ルのしきい値電圧をＶＴＭと記す）が、例えばＶＴＭ＝
２ ［Ｖ］であればオンしてセンスアンプ７から、′０
”が出力され、一方ＭＯＯが書き込み状態で例えばＶＴ
Ｍ＝６ ［Ｖ］であればオフしてセンスアンプ７からは
“１〃が出力される。
次にメモリセルにデータを書き込む場合、ＶＰＰを高電
位（例えば１２．５［Ｖ］）に、制御信号Ｗをロウレベ
ル（ＧＮＤ）に設定し、データを書き込みたいメモリセ
ルに相当するアドレスを印加する。ここでも読み出し時
と同様に、ａｏ＝０． ａ１＝Ｏ，ａ２＝Ｏ，ａ３＝
０の場合を例にとって説明する。この場合、列デコーダ
２において前述したようにＮ０ＲＩの出力がＶｄｄにな
るので、トランスファゲートを構成するデプレッション
型ＮチャネルＭＯ５−ＦＥＴＤＹＯは第８図に示したバ
イアス状態となっている。ここでＤＹＯがカットオフす
る条件はＶｄｄ＞ Ｉ ＶＴＤ ｌ テあるノで、Ｖｄ
ｄ＝５ ［Ｖ］、ＶＴＤ＝−２［Ｖ］ であればＤＹＯ
はカットオフし、抵抗素子ＲＹＯによりＤＹＯのドレイ
ン電極、つまり選択された列デコーダ出力がＶＰＰにプ
ルアップされ、列セレクタ３を構成するＮチャネルＭＯ
５−ＦＥＴＹＯがオンして列線ＤＯが選択される。−方
、非選択の列デコーダ出力もブルア・ンブ回路４を構成
する抵抗素子ＲＹＩ−ＲＹ３を介してＶＰＰζこ接続さ
れているが、前述したように抵抗素子ＲＹＯ−ＲＹ３及
びＲＸＯ〜ＲＸ３は高抵抗に設定されており、Ｎ０Ｒ２
〜Ｎ０Ｒ４からはロウレベル（ＧＮＤ）が出力されてい
るので、非選択の列デコーダ出力はロウレベルとなり、
列セレクタ３を構成するＮチャネルＭＯ５−ＦＥＴＹＩ
〜Ｙ３はオフしている。行デコーダ５においても全く同
様で、行線ＷＯが選択されてＶＰＰにプルアップされ、
行線Ｗ１〜Ｗ３はロウレベルとなる。
位（例えば１２．５［Ｖ］）に、制御信号Ｗをロウレベ
ル（ＧＮＤ）に設定し、データを書き込みたいメモリセ
ルに相当するアドレスを印加する。ここでも読み出し時
と同様に、ａｏ＝０． ａ１＝Ｏ，ａ２＝Ｏ，ａ３＝
０の場合を例にとって説明する。この場合、列デコーダ
２において前述したようにＮ０ＲＩの出力がＶｄｄにな
るので、トランスファゲートを構成するデプレッション
型ＮチャネルＭＯ５−ＦＥＴＤＹＯは第８図に示したバ
イアス状態となっている。ここでＤＹＯがカットオフす
る条件はＶｄｄ＞ Ｉ ＶＴＤ ｌ テあるノで、Ｖｄ
ｄ＝５ ［Ｖ］、ＶＴＤ＝−２［Ｖ］ であればＤＹＯ
はカットオフし、抵抗素子ＲＹＯによりＤＹＯのドレイ
ン電極、つまり選択された列デコーダ出力がＶＰＰにプ
ルアップされ、列セレクタ３を構成するＮチャネルＭＯ
５−ＦＥＴＹＯがオンして列線ＤＯが選択される。−方
、非選択の列デコーダ出力もブルア・ンブ回路４を構成
する抵抗素子ＲＹＩ−ＲＹ３を介してＶＰＰζこ接続さ
れているが、前述したように抵抗素子ＲＹＯ−ＲＹ３及
びＲＸＯ〜ＲＸ３は高抵抗に設定されており、Ｎ０Ｒ２
〜Ｎ０Ｒ４からはロウレベル（ＧＮＤ）が出力されてい
るので、非選択の列デコーダ出力はロウレベルとなり、
列セレクタ３を構成するＮチャネルＭＯ５−ＦＥＴＹＩ
〜Ｙ３はオフしている。行デコーダ５においても全く同
様で、行線ＷＯが選択されてＶＰＰにプルアップされ、
行線Ｗ１〜Ｗ３はロウレベルとなる。
この状態で書き込み信号りがハイレベル（ＶＰＰ）なら
ば、選択されたメモリセルＭＯＯのゲート電極にはＶＰ
Ｐが、ドレイン電極にはＶＰＰ−ＶＴＮが印加され、Ｍ
ＯＯ（７） Ｖ ＴＭが例えば２［Ｖコから６［ｖ］に
シフトし、“１”が書き込まれる。一方、書き込み信号
がロウレベル（ＧＮＤ）ならば、ＭＯＯのゲート電極に
はＶＰＰが印加されるが、ドレイン電極には高電圧が印
加されず、ＭＯＯのＶＴＭは２［■］のままで“０”を
維持しており、非書き込みとなる。
ば、選択されたメモリセルＭＯＯのゲート電極にはＶＰ
Ｐが、ドレイン電極にはＶＰＰ−ＶＴＮが印加され、Ｍ
ＯＯ（７） Ｖ ＴＭが例えば２［Ｖコから６［ｖ］に
シフトし、“１”が書き込まれる。一方、書き込み信号
がロウレベル（ＧＮＤ）ならば、ＭＯＯのゲート電極に
はＶＰＰが印加されるが、ドレイン電極には高電圧が印
加されず、ＭＯＯのＶＴＭは２［■］のままで“０”を
維持しており、非書き込みとなる。
また書き込まれたメモリセルに紫外線を照射することに
より消去が可能で、例えば６［ｖ］にシフトしたＶＴＭ
が２［ｖ］に復帰する０以上説明したように、Ｅ Ｐ
ＲＯＭでは任意のメモリセルに記憶されたデータを読み
出すと共に、任意のメモリセルに任意にデータを書き込
むことができる。
より消去が可能で、例えば６［ｖ］にシフトしたＶＴＭ
が２［ｖ］に復帰する０以上説明したように、Ｅ Ｐ
ＲＯＭでは任意のメモリセルに記憶されたデータを読み
出すと共に、任意のメモリセルに任意にデータを書き込
むことができる。
［発明が解決しようとする課題］
この従来のＥＰＲＯＭでは、列デコーダ及び行デコーダ
でデプレッション型ＮチャネルＭＯ９−ＦＥＴを使用し
ているので、デプレッション型ＮチャネルＭＯ９−ＦＥ
Ｔを形成するための工程を必要とし、イオン打ち込み量
が増加する等、製造工程が長くなるという問題点がある
。
でデプレッション型ＮチャネルＭＯ９−ＦＥＴを使用し
ているので、デプレッション型ＮチャネルＭＯ９−ＦＥ
Ｔを形成するための工程を必要とし、イオン打ち込み量
が増加する等、製造工程が長くなるという問題点がある
。
また、書き込み期間において、Ｖｄｄが低くＶｄｄ＜Ｉ
ＶＴＤＩである場合には、列デコーダ及び行デコーダを
構成しているデプレッション型ＮチャネルＭＯＳＦＥＴ
がカットオフせず、プルアップ回路を構成している高抵
抗の抵抗素子で選択された列デコーダ出力及び行デコー
ダ出力をＶＰＰにプルアップすることができなくなり、
書き込みが不可能となる。
ＶＴＤＩである場合には、列デコーダ及び行デコーダを
構成しているデプレッション型ＮチャネルＭＯＳＦＥＴ
がカットオフせず、プルアップ回路を構成している高抵
抗の抵抗素子で選択された列デコーダ出力及び行デコー
ダ出力をＶＰＰにプルアップすることができなくなり、
書き込みが不可能となる。
一方、読み出し期間中、高速でデータを読み出すために
はハイレベルを出力するトランスファゲートのオン抵抗
ＲＤを小さな値に設定して、列デコーダ及び行デコーダ
出力を高速で駆動する必要がある。このＲＤはドレイン
電圧をＶｄｄ、 ゲート電圧をＶｄｄ、 ソース電圧
をＶｄｄ−△Ｖとすると次式で与えられる。
はハイレベルを出力するトランスファゲートのオン抵抗
ＲＤを小さな値に設定して、列デコーダ及び行デコーダ
出力を高速で駆動する必要がある。このＲＤはドレイン
電圧をＶｄｄ、 ゲート電圧をＶｄｄ、 ソース電圧
をＶｄｄ−△Ｖとすると次式で与えられる。
１Ｄ＝βＤ［（△ｖ−ｖＴＤ）・△Ｖ−−Δｖ２］ζ−
β０φＶＴＤ・ΔＶより つまり、その一方で、高速でデータを読み出すためには
ＩＶＴＤＩを大きく設定しなければならないが、低いＶ
ｄｄまで書き込み可能にするためにはＩＶＴＤＩを小さ
く設定する必要があり、ＩＶＴＤＩの設定が非常に困難
であるという問題点もある。
β０φＶＴＤ・ΔＶより つまり、その一方で、高速でデータを読み出すためには
ＩＶＴＤＩを大きく設定しなければならないが、低いＶ
ｄｄまで書き込み可能にするためにはＩＶＴＤＩを小さ
く設定する必要があり、ＩＶＴＤＩの設定が非常に困難
であるという問題点もある。
［課題を解決するための手段］
本発明のＥＦＲＯＭは、フローティングゲートを有する
消去・書き込み可能なメモリセルを列方向及び行方向に
複数個配列して成るメモリセルアレイと、前記メモリセ
ルを列方向に接続する複数の列線と、前記メモリセルを
行方向に接続する複数の行線と、アドレス信号を入力と
し出力がトランスファゲートを介して出力される列デコ
ーダと、前記列デコーダの出力で駆動され前記列線を選
択するための列セレクタと、前記列デコーダの出力に高
電圧を印加するためのプルアップ回路と、アドレス信号
を入力とし出力がトランスファゲートを介して出力され
前記行線を選択するための行デコーダと、前記行デコー
ダの出力に高電圧を印加するためのプルアップ回路と、
前記メモリセルアレイ内のメモリセルにデータを書き込
む場合に列線に高電圧を印加するための書き込み回路と
、前記メモリセルアレイ内のメモリセルに記憶されたデ
ータを読み出すためのセンスアンプを有する消去・書き
込み可能な読み出し専用半導体記憶装置において、前記
列デコーダを構成するトランスファゲート及び前記行デ
コーダを構成するトランスファゲートをエンハンスメン
ト型の電界効果トランジスタとし、これらトランジスタ
のゲート電極に印加される制御信号を昇圧する昇圧回路
を含む制御回路を備えたことを特徴とする。
消去・書き込み可能なメモリセルを列方向及び行方向に
複数個配列して成るメモリセルアレイと、前記メモリセ
ルを列方向に接続する複数の列線と、前記メモリセルを
行方向に接続する複数の行線と、アドレス信号を入力と
し出力がトランスファゲートを介して出力される列デコ
ーダと、前記列デコーダの出力で駆動され前記列線を選
択するための列セレクタと、前記列デコーダの出力に高
電圧を印加するためのプルアップ回路と、アドレス信号
を入力とし出力がトランスファゲートを介して出力され
前記行線を選択するための行デコーダと、前記行デコー
ダの出力に高電圧を印加するためのプルアップ回路と、
前記メモリセルアレイ内のメモリセルにデータを書き込
む場合に列線に高電圧を印加するための書き込み回路と
、前記メモリセルアレイ内のメモリセルに記憶されたデ
ータを読み出すためのセンスアンプを有する消去・書き
込み可能な読み出し専用半導体記憶装置において、前記
列デコーダを構成するトランスファゲート及び前記行デ
コーダを構成するトランスファゲートをエンハンスメン
ト型の電界効果トランジスタとし、これらトランジスタ
のゲート電極に印加される制御信号を昇圧する昇圧回路
を含む制御回路を備えたことを特徴とする。
また、上記の発明において、前記昇圧回路を含む制御回
路の出力に電圧リミット回路を付加したことを特徴とす
る。
路の出力に電圧リミット回路を付加したことを特徴とす
る。
［実施例コ
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図であり、フ
ローティングゲートを有する消去・書き込み可能なメモ
リセルＭＯＯ〜Ｍ３３を列方向及び行方向に複数個配列
して成るメモリセルアレイ１と、メモリセルＭＯＯ−Ｍ
３３を列方向に接続する複数の列線ＤＯ〜ＤＩと、メモ
リセルＭＯＯ−Ｍ３３を行方向に接続する複数の行線Ｗ
Ｏ−Ｗ３と、アドレス信号ａＯ〜ａｌを入力とし出力が
エンハンスメント型ＮチャネルＭＯＳＦＥＴで構成され
たトランスファゲートＮＹＯ−ＮＹ３を介して出力され
るＮＯＲゲートＮ０ＲＩ−ＮＯＲ４で構成された列デコ
ーダ２と、列デコーダ２の出力で駆動され列線Ｄ Ｏ−
Ｄ ３を選択するためのＮチャネルＭＯＳ−ＦＥＴＹＯ
〜Ｙ３で構成された列セレクタ３と、列デコーダ２の出
力に高電圧を印加するための抵抗素子ＲＹＯ〜ＲＹ３で
構成されたプルアップ回路４と、アドレス信号ａ２〜ｉ
祷入力とし出力がエンハンスメント型ＮチャネルＭＯ５
−ＦＥＴで構成されたトランスファゲートＮＸＯ〜ＮＸ
３を介して出力されるＮＯＲゲートＮ０Ｒ５〜Ｎ０Ｒ８
で構成された行線ＷＯ〜Ｗ３を選択するための行デコー
ダ５と、行デコーダδの出力に高電圧ＶＰＰを印加する
ための抵抗素子ＲＸＯ〜ＲＸ３で構成されたプルアップ
回路４と、メモリセルアレイ］内のメモリセルにデータ
を書き込む場合列線に高電圧を印するためのゲート電極
に書き込み信号りが印加されたＮチャネルＭＯＳ−ＦＥ
ＴＮＷで構成されている書き込み回Ｂ６と、メモリセル
アレイ１内のメモリセルに記憶されたデータを読み出す
ためのセンスアンプ７と、列デコーダ２を構成するトラ
ンスファゲートＮＹＯ−ＮＹ３及Ｕ行デコーダ５を構成
するトランスフアゲ−）ＮＸＯ〜ＮＸ３のゲート電極に
、制御信号Ｗを印加する昇圧回路９を含む制御回路８を
備えている。
ローティングゲートを有する消去・書き込み可能なメモ
リセルＭＯＯ〜Ｍ３３を列方向及び行方向に複数個配列
して成るメモリセルアレイ１と、メモリセルＭＯＯ−Ｍ
３３を列方向に接続する複数の列線ＤＯ〜ＤＩと、メモ
リセルＭＯＯ−Ｍ３３を行方向に接続する複数の行線Ｗ
Ｏ−Ｗ３と、アドレス信号ａＯ〜ａｌを入力とし出力が
エンハンスメント型ＮチャネルＭＯＳＦＥＴで構成され
たトランスファゲートＮＹＯ−ＮＹ３を介して出力され
るＮＯＲゲートＮ０ＲＩ−ＮＯＲ４で構成された列デコ
ーダ２と、列デコーダ２の出力で駆動され列線Ｄ Ｏ−
Ｄ ３を選択するためのＮチャネルＭＯＳ−ＦＥＴＹＯ
〜Ｙ３で構成された列セレクタ３と、列デコーダ２の出
力に高電圧を印加するための抵抗素子ＲＹＯ〜ＲＹ３で
構成されたプルアップ回路４と、アドレス信号ａ２〜ｉ
祷入力とし出力がエンハンスメント型ＮチャネルＭＯ５
−ＦＥＴで構成されたトランスファゲートＮＸＯ〜ＮＸ
３を介して出力されるＮＯＲゲートＮ０Ｒ５〜Ｎ０Ｒ８
で構成された行線ＷＯ〜Ｗ３を選択するための行デコー
ダ５と、行デコーダδの出力に高電圧ＶＰＰを印加する
ための抵抗素子ＲＸＯ〜ＲＸ３で構成されたプルアップ
回路４と、メモリセルアレイ］内のメモリセルにデータ
を書き込む場合列線に高電圧を印するためのゲート電極
に書き込み信号りが印加されたＮチャネルＭＯＳ−ＦＥ
ＴＮＷで構成されている書き込み回Ｂ６と、メモリセル
アレイ１内のメモリセルに記憶されたデータを読み出す
ためのセンスアンプ７と、列デコーダ２を構成するトラ
ンスファゲートＮＹＯ−ＮＹ３及Ｕ行デコーダ５を構成
するトランスフアゲ−）ＮＸＯ〜ＮＸ３のゲート電極に
、制御信号Ｗを印加する昇圧回路９を含む制御回路８を
備えている。
前述した制御回路８は、ドレイン電極が電源端子Ｖｄｄ
に、ソース電極が接続点１１に接続され、ゲート電極に
制御信号Ｗが印加されたＮチャネルＭＯＳ−ＦＥＴＮＩ
と、ドレイン電極及びゲート電極が接続点】１に、ソー
ス電極が接続点１２に接続されたＮチャネル型ＭＯ５−
ＦＥＴＮ２及び、−端が接続点１１に接続され、他端に
クロックφが印加された容量素子Ｃより成る昇圧段が構
成された昇圧回路９を有し、ドレイン電極及びゲート電
極が接続点１２にソース電極が接続点１３に接続された
ＮチャネルＭＯＳ−ＦＥＴＮ３と、ドレイン電極とゲー
ト電極が接続点１３に、ソース電極が接続点１４に接続
されたＮチャネルＭＯＳ−ＦＥＴＮ４と、ドレイン電極
が接続点１４にソース電極がＧＮＤに接続され、ゲート
電極にはインバータＩＮにより制御信号Ｗが反転された
信号Ｗが印加されたＮチャネルＭＯＳ−ＦＥＴＮ５と、
ドレイン電極が電源Ｖｄｄに、ソース電極が接続点１２
に接続され、ゲート電極に制御信号Ｗが反転された信号
Ｗが印加されたＮチャネルＭＯＳ−ＦＥＴＮ６で構成さ
れている。
に、ソース電極が接続点１１に接続され、ゲート電極に
制御信号Ｗが印加されたＮチャネルＭＯＳ−ＦＥＴＮＩ
と、ドレイン電極及びゲート電極が接続点】１に、ソー
ス電極が接続点１２に接続されたＮチャネル型ＭＯ５−
ＦＥＴＮ２及び、−端が接続点１１に接続され、他端に
クロックφが印加された容量素子Ｃより成る昇圧段が構
成された昇圧回路９を有し、ドレイン電極及びゲート電
極が接続点１２にソース電極が接続点１３に接続された
ＮチャネルＭＯＳ−ＦＥＴＮ３と、ドレイン電極とゲー
ト電極が接続点１３に、ソース電極が接続点１４に接続
されたＮチャネルＭＯＳ−ＦＥＴＮ４と、ドレイン電極
が接続点１４にソース電極がＧＮＤに接続され、ゲート
電極にはインバータＩＮにより制御信号Ｗが反転された
信号Ｗが印加されたＮチャネルＭＯＳ−ＦＥＴＮ５と、
ドレイン電極が電源Ｖｄｄに、ソース電極が接続点１２
に接続され、ゲート電極に制御信号Ｗが反転された信号
Ｗが印加されたＮチャネルＭＯＳ−ＦＥＴＮ６で構成さ
れている。
次に第２図も参照しながら動作の説明をする。
まずメモリセルに記憶されたデータを読み出す場合、Ｖ
ＰＰとＶｄｄと等しい電位に、制御信号Ｗをハイレベル
（Ｖｄｄ）に、書き込み信号りをロウレベル（ＧＮＤ）
に設定すると共に、クロックφを印加する。この状態で
は、制御信号Ｗの反転信号Ｗ。
ＰＰとＶｄｄと等しい電位に、制御信号Ｗをハイレベル
（Ｖｄｄ）に、書き込み信号りをロウレベル（ＧＮＤ）
に設定すると共に、クロックφを印加する。この状態で
は、制御信号Ｗの反転信号Ｗ。
がロウレベル（ＧＮＤ）でＮ５及びＮ６がオフすると共
にＮチャネルＭＯＳ−ＦＥＴのしきい値電圧をＶＴＮ（
以下、ＶＴＮと記す）とすると、Ｎｌを介して接続点１
１がＶｄｄ−ＶＴＮにチャージアップされ、φがＧＮＤ
とＶｄｄ間で振幅するクロックであれば、接続点１１の
電位は容量素子Ｃにより２Ｖｄｄ−ＶＴＮまで押し上げ
られる。続いてＮ２を介して接続点１２、つまり制御回
路８の出力から２ （Ｖｄｄ−ＶＴＮ）が出力され、こ
の電圧が列デコーダ２を構成するトランスファゲートＮ
ＹＯ−ＮＹ３及び行デコーダ５を構成するトランスファ
ゲートＮＸＯ〜ＮＸ３のゲート電極に印加される。従っ
て、トランスファゲートＮＹＯ−ＮＹ３及びＮｘＯ〜Ｎ
Ｘ３は２Ｖｄｄ−３ＶＴＮ以下の電位は通過可能な状態
になっている。
にＮチャネルＭＯＳ−ＦＥＴのしきい値電圧をＶＴＮ（
以下、ＶＴＮと記す）とすると、Ｎｌを介して接続点１
１がＶｄｄ−ＶＴＮにチャージアップされ、φがＧＮＤ
とＶｄｄ間で振幅するクロックであれば、接続点１１の
電位は容量素子Ｃにより２Ｖｄｄ−ＶＴＮまで押し上げ
られる。続いてＮ２を介して接続点１２、つまり制御回
路８の出力から２ （Ｖｄｄ−ＶＴＮ）が出力され、こ
の電圧が列デコーダ２を構成するトランスファゲートＮ
ＹＯ−ＮＹ３及び行デコーダ５を構成するトランスファ
ゲートＮＸＯ〜ＮＸ３のゲート電極に印加される。従っ
て、トランスファゲートＮＹＯ−ＮＹ３及びＮｘＯ〜Ｎ
Ｘ３は２Ｖｄｄ−３ＶＴＮ以下の電位は通過可能な状態
になっている。
ここで、アドレス信号としてａｏ＝ ０． ａ １＝
Ｏ。
Ｏ。
ａ２＝０．ａ３＝Ｏを印加した場合、前述したように列
デコーダ２と列セレクタ３によって列線Ｄｏが選択され
ると共に、行デコーダ５によって行線ＷＯが選択され、
メモリセルＭＯＯに記憶されたデータがセンスアンプ７
から出力される。
デコーダ２と列セレクタ３によって列線Ｄｏが選択され
ると共に、行デコーダ５によって行線ＷＯが選択され、
メモリセルＭＯＯに記憶されたデータがセンスアンプ７
から出力される。
次にメモリセルにデータを書き込む場合、ＶＰＰを高電
位（例えば１２．５［Ｖ］）に、制御信号Ｗをロウレベ
ル（ＧＮＤ）に設定する。この状態ではオフすると共に
、Ｎ５及びＮ６がオンする。ここでＷ６の相互コンダク
タンスｇｍはＮ３．Ｎ４及びＮ５のｇＩＩ＋に比べて十
分小さくなるように設定してあれば接続点１２すなわち
制御回路８の出力からは２・ＶＴＮが出力される。
位（例えば１２．５［Ｖ］）に、制御信号Ｗをロウレベ
ル（ＧＮＤ）に設定する。この状態ではオフすると共に
、Ｎ５及びＮ６がオンする。ここでＷ６の相互コンダク
タンスｇｍはＮ３．Ｎ４及びＮ５のｇＩＩ＋に比べて十
分小さくなるように設定してあれば接続点１２すなわち
制御回路８の出力からは２・ＶＴＮが出力される。
ここでも読み出し時と同様、アドレス信号としてａＯ＝
ｏ、ａｌ＝０．ａ２＝ｏ、ａ３＝０を印加した場合、列
デコーダ２においてＮ０ＲＩの出力からハイレベル（Ｖ
ｄｄ）が出力されるので、トランスファゲートを構成す
るＮチャネルＭＯＳ−ＦＥＴＮＹＯは第３図に示したバ
イアス状態となっている。
ｏ、ａｌ＝０．ａ２＝ｏ、ａ３＝０を印加した場合、列
デコーダ２においてＮ０ＲＩの出力からハイレベル（Ｖ
ｄｄ）が出力されるので、トランスファゲートを構成す
るＮチャネルＭＯＳ−ＦＥＴＮＹＯは第３図に示したバ
イアス状態となっている。
ここでＮＹＯがカットオフする条件はＶｄｄ＞ＶＴＮで
アルノテ、Ｖｄｄ＝５［Ｖコ、ＶＴＮ＝１ ［：Ｖ］
であれば、ＮＹＯはカットオフし、抵抗素子ＲＹＯによ
りＮＹＯのドレイン電極すなわち選択された列デコーダ
出力がＶＰＰにプルアップされ、列セレクタ３を構成す
るＮチャネルＭＯＳ−ＦＥＴＹＯがオンして、列線ＤＯ
が選択される。
アルノテ、Ｖｄｄ＝５［Ｖコ、ＶＴＮ＝１ ［：Ｖ］
であれば、ＮＹＯはカットオフし、抵抗素子ＲＹＯによ
りＮＹＯのドレイン電極すなわち選択された列デコーダ
出力がＶＰＰにプルアップされ、列セレクタ３を構成す
るＮチャネルＭＯＳ−ＦＥＴＹＯがオンして、列線ＤＯ
が選択される。
行デコーダ５においても全く同様で、行線ＷＯが選択さ
れたＶＰＰにプルアップされ、行線Ｗ１〜Ｗ３はロウレ
ベルとなる。この状態で書き込み信号りがハイレベル（
Ｖ ＰＰ）ならば選択されたメモリセルＭＯＯには“１
”が書き込まれ、書き込み信号りがロウレベル（ＧＮＤ
）ならばＭＯＯは“０”を維持している。
れたＶＰＰにプルアップされ、行線Ｗ１〜Ｗ３はロウレ
ベルとなる。この状態で書き込み信号りがハイレベル（
Ｖ ＰＰ）ならば選択されたメモリセルＭＯＯには“１
”が書き込まれ、書き込み信号りがロウレベル（ＧＮＤ
）ならばＭＯＯは“０”を維持している。
尚、書き込まれたメモリセルに紫外線を照射することに
より、消去が可能であることも前述した通りである。
より、消去が可能であることも前述した通りである。
以上説明したように、任意のメモリセルに記憶されたデ
ータを読み出すと共に、任意のメモリセルに任意のデー
タを書き込むことができる。
ータを読み出すと共に、任意のメモリセルに任意のデー
タを書き込むことができる。
尚、前述した制御回路８に含まれる昇圧回路９からは読
み出し期間中２・Ｖｄｄ−ＶＴＮが出力されるが、この
昇圧回路９に代えて、第４図に示したようにドレイン電
極が電源端子Ｖｄｄに、ソース電極が接続点２１に接続
され、ゲート電極に制御信号Ｗが印加されたＮチャネル
ＭＯＳ−ＦＥＴＮ２１と、ドレイン電極及びゲート電極
が接続点２１に、ソース電極が接続点２２に接続された
ＮチャネルＭＯＳ−ＦＥＴＮ２２及び一端が接続点２１
に接続され他端にクロックφが印加された容量素子Ｃ２
１より成る第１の昇圧段と、ドレイン電極及びゲート電
極が接続点２２に、ソース電極が昇圧回路の出力である
接続点１２に接続されたＮチャネルＭＯＳ−ＦＥＴＮ２
３及び一端が接続点２２に接続され他端に反転されたク
ロックＴが印加された容量素子Ｃ２２より成る第２の昇
圧段で構成された昇圧回路を用いることにより３・（Ｖ
ｄｄ−Ｖ ＴＮ）の出力が得られることは明かである
。
み出し期間中２・Ｖｄｄ−ＶＴＮが出力されるが、この
昇圧回路９に代えて、第４図に示したようにドレイン電
極が電源端子Ｖｄｄに、ソース電極が接続点２１に接続
され、ゲート電極に制御信号Ｗが印加されたＮチャネル
ＭＯＳ−ＦＥＴＮ２１と、ドレイン電極及びゲート電極
が接続点２１に、ソース電極が接続点２２に接続された
ＮチャネルＭＯＳ−ＦＥＴＮ２２及び一端が接続点２１
に接続され他端にクロックφが印加された容量素子Ｃ２
１より成る第１の昇圧段と、ドレイン電極及びゲート電
極が接続点２２に、ソース電極が昇圧回路の出力である
接続点１２に接続されたＮチャネルＭＯＳ−ＦＥＴＮ２
３及び一端が接続点２２に接続され他端に反転されたク
ロックＴが印加された容量素子Ｃ２２より成る第２の昇
圧段で構成された昇圧回路を用いることにより３・（Ｖ
ｄｄ−Ｖ ＴＮ）の出力が得られることは明かである
。
さらにｎ段の昇圧段を有する昇圧回路を用いれば（ｎ＋
１） （Ｖｄｄ−ＶＴＮ）の出力が得られること
も明かであり、読み出し時の制御信号の電圧レベルを任
意に設定することができる。
１） （Ｖｄｄ−ＶＴＮ）の出力が得られること
も明かであり、読み出し時の制御信号の電圧レベルを任
意に設定することができる。
第５図は本発明の第２実施例を示す回路図であり、第１
図で示した本発明の第１実施例における制御回路８の出
力にドレイン電極及びゲート電極が接続されたＮチャネ
ルＭＯ５−ＦＥＴＮ７〜Ｎ１２を直列接続して成る電圧
リミット回路１０が接続されている。
図で示した本発明の第１実施例における制御回路８の出
力にドレイン電極及びゲート電極が接続されたＮチャネ
ルＭＯ５−ＦＥＴＮ７〜Ｎ１２を直列接続して成る電圧
リミット回路１０が接続されている。
第２実施例において、電圧リミット回路１０のリミット
電圧をＶＬとした場合、読み出し期間中制御回路８の出
力つまり列デコーダ２を構成するトランスファゲートＮ
ＹＯ〜ＮＹ３及び行デコーダ５を構成するトランスファ
ゲートＮＸ０−ＮＸ３のゲート電圧もＶＬでリミットさ
れる。従って列デコーダ２の出力及び行デコーダ５の出
力は、Ｖｄｄ≦（ＶＬ−ＶＴＮ）（７）場合には最大で
Ｖｄｄとなり、Ｖｄｄ＞（ＶＬ−ＶＴＮ）（Ｄ場合には
最大テＶ Ｌ−Ｖ ＴＮＣ：リミットされる。
電圧をＶＬとした場合、読み出し期間中制御回路８の出
力つまり列デコーダ２を構成するトランスファゲートＮ
ＹＯ〜ＮＹ３及び行デコーダ５を構成するトランスファ
ゲートＮＸ０−ＮＸ３のゲート電圧もＶＬでリミットさ
れる。従って列デコーダ２の出力及び行デコーダ５の出
力は、Ｖｄｄ≦（ＶＬ−ＶＴＮ）（７）場合には最大で
Ｖｄｄとなり、Ｖｄｄ＞（ＶＬ−ＶＴＮ）（Ｄ場合には
最大テＶ Ｌ−Ｖ ＴＮＣ：リミットされる。
従って、電圧リミット回路］０が無い場合には（書き込
み後のＶＴＭ）＜ＶＴＮとなるＶｄｄの場合、オフして
いるはずの書き込み後のメモリセルがオンして誤ったデ
ータを読み出してしまうが、電圧リミット回路１０を接
続することにより（書き込み後のＶＴＭ） ＜ （ＶＬ
−ＶＴＮ）となるように設定しておけば、Ｖｄｄがいく
ら高くても誤ったデータを読み出すことはない。
み後のＶＴＭ）＜ＶＴＮとなるＶｄｄの場合、オフして
いるはずの書き込み後のメモリセルがオンして誤ったデ
ータを読み出してしまうが、電圧リミット回路１０を接
続することにより（書き込み後のＶＴＭ） ＜ （ＶＬ
−ＶＴＮ）となるように設定しておけば、Ｖｄｄがいく
ら高くても誤ったデータを読み出すことはない。
尚、第５図にに示した本発明の第２実施例において、行
デコーダ５の出力をＶＰＰにプルアップするためのプル
アップ回路が抵抗素子ＲＸＯ−ＲＸ３で構成されている
ため、選択された打線はＶＰＰまでプルアップされてし
まう。そこで読み出し期間中、ＶＰＰ！； （ＶＬ−Ｖ
ＴＮ）となるようにＶ ＰＰヲ設定するか、もしくは、
抵抗素子ＲＸＯ−ＲＸ３の代わりにスイッチ素子でプル
アップ回路４を構成すればよい。
デコーダ５の出力をＶＰＰにプルアップするためのプル
アップ回路が抵抗素子ＲＸＯ−ＲＸ３で構成されている
ため、選択された打線はＶＰＰまでプルアップされてし
まう。そこで読み出し期間中、ＶＰＰ！； （ＶＬ−Ｖ
ＴＮ）となるようにＶ ＰＰヲ設定するか、もしくは、
抵抗素子ＲＸＯ−ＲＸ３の代わりにスイッチ素子でプル
アップ回路４を構成すればよい。
尚、本発明の第２の実施例における前述した動作以外の
読み出し及び書き込み動作は、本発明の第１実施例と同
様であるので、ここでの説明は省略する。
読み出し及び書き込み動作は、本発明の第１実施例と同
様であるので、ここでの説明は省略する。
以上紫外線を照射して消去し、電気的に書き込み可能な
ＥＥＰＲＯＭっまりＵＶＰＲＯＭを例に説明をしてきた
が、電気的に消去・書き込み可能なＥ Ｐ ＲＯＭっま
りＥＥＰＲＯＭでも全く同様な動作が可能なことは明か
である。
ＥＥＰＲＯＭっまりＵＶＰＲＯＭを例に説明をしてきた
が、電気的に消去・書き込み可能なＥ Ｐ ＲＯＭっま
りＥＥＰＲＯＭでも全く同様な動作が可能なことは明か
である。
［発明の効果］
以上説明したように、列デコーダ及び行デコーダを構成
するトランスファゲートのゲート電極に、昇圧回路を含
む制御回路を介して制御信号を印加することにより、ト
ランスファゲートをデプレッション型ＮチャネルＭＯ５
−ＦＥＴで構成する必要がなく、そのためデプレッショ
ン型ＭＯ５−ＦＥＴを形成するための工程を必要とせず
、製造工程が短くなるという効果を有する。
するトランスファゲートのゲート電極に、昇圧回路を含
む制御回路を介して制御信号を印加することにより、ト
ランスファゲートをデプレッション型ＮチャネルＭＯ５
−ＦＥＴで構成する必要がなく、そのためデプレッショ
ン型ＭＯ５−ＦＥＴを形成するための工程を必要とせず
、製造工程が短くなるという効果を有する。
また書き込み期間列デコーダ及び行デコーダを構成する
トランスファゲートがカットオフし書き込み可能な条件
はＶｄｄ＞ＶＴＮであり、一方読み出し期間中高速でデ
ータを読み出すためには小さな値に設定する必要がある
トランスファゲートのオン抵抗ＲＮはドレイン電圧をＶ
ｄｄ、ゲート電圧を２（Ｖ ｄｄ−Ｖ ＴＮ）、ソース
電圧をＶｄｄ−△Ｖとすると ＩＮ＝βＮ ［（Ｖｄｄ−３−ＶＴＮ＋△ｖ）・△Ｖ−
−△ｖ２］勾βＮ （Ｖｄｄ−３−ＶＴＲ） −△Ｖ
よりで与えられ、ゲート電圧が（ｎ＋１） （Ｖｄ
ｄ−ＶＴＮ）の場合のくトランスファゲートのオン抵抗
Ｒ’Ｎは同様にして次式で与えられる。
トランスファゲートがカットオフし書き込み可能な条件
はＶｄｄ＞ＶＴＮであり、一方読み出し期間中高速でデ
ータを読み出すためには小さな値に設定する必要がある
トランスファゲートのオン抵抗ＲＮはドレイン電圧をＶ
ｄｄ、ゲート電圧を２（Ｖ ｄｄ−Ｖ ＴＮ）、ソース
電圧をＶｄｄ−△Ｖとすると ＩＮ＝βＮ ［（Ｖｄｄ−３−ＶＴＮ＋△ｖ）・△Ｖ−
−△ｖ２］勾βＮ （Ｖｄｄ−３−ＶＴＲ） −△Ｖ
よりで与えられ、ゲート電圧が（ｎ＋１） （Ｖｄ
ｄ−ＶＴＮ）の場合のくトランスファゲートのオン抵抗
Ｒ’Ｎは同様にして次式で与えられる。
つまり、読み出し期間中におけるトランスファゲートの
オン抵抗（ＲＮ及びＲ″Ｎ）は昇圧回路の構成により任
意に設定可能となるため、低いＶｄｄまで書き込み可能
としかつ高速でデータを読み出すことが可能となる。こ
こで、従来のＥＰＲＯＭと本発明によるＥＰＲＯＭにお
ける書き込み可能なＶｄｄとトランスファゲートのオン
抵抗の比較をしてみる。
オン抵抗（ＲＮ及びＲ″Ｎ）は昇圧回路の構成により任
意に設定可能となるため、低いＶｄｄまで書き込み可能
としかつ高速でデータを読み出すことが可能となる。こ
こで、従来のＥＰＲＯＭと本発明によるＥＰＲＯＭにお
ける書き込み可能なＶｄｄとトランスファゲートのオン
抵抗の比較をしてみる。
Ｖｄｄ＝５ ［Ｖ］、ＶＴＤ＝−２［Ｖ］、ＶＴＮ＝１
［■］の場合 となり、本発明によるＥＰＲＯＭでは、書き込み可能な
Ｖｄｄの低電圧化が可能となっており、さらに制御回路
を構成する昇圧回路における昇圧段を１段追加（ｎ＝２
）とすることにより、βＤ＝βＮとするとトランスファ
ゲートのオン抵抗を１／３にすることが可能となり、高
速化も同時に実現できることがわかる。さらに、昇圧回
路を含む制御回路の出力に電圧リミット回路を付加する
ことにより、Ｖｄｄが高い場合でも誤ったデータを読み
出すことがなくなるという効果もある。
［■］の場合 となり、本発明によるＥＰＲＯＭでは、書き込み可能な
Ｖｄｄの低電圧化が可能となっており、さらに制御回路
を構成する昇圧回路における昇圧段を１段追加（ｎ＝２
）とすることにより、βＤ＝βＮとするとトランスファ
ゲートのオン抵抗を１／３にすることが可能となり、高
速化も同時に実現できることがわかる。さらに、昇圧回
路を含む制御回路の出力に電圧リミット回路を付加する
ことにより、Ｖｄｄが高い場合でも誤ったデータを読み
出すことがなくなるという効果もある。
第１図は本発明の第１実施例を示す回路図、第２図はそ
の動作を説明するためのタイミングチャート、第３図は
トランスファゲートのバイアス状態を説明する回路図、
第４図は昇圧回路の他の例を示す回路図、第５図は本発
明の第２の実施例を示す回路図、第６図は従来例を示す
回路図、第７図はその動作を説明するためのタイミング
チャート、第８図はトランスファゲートのバイアス状態
を説明する回路図である。 １ ・ ２φ ４・ ５拳 ◆メモリセルアレイ、 ・列デコーダ、 ・列セレクタ、 ・プルアップ回路、 ・行デコーダ、 ６争Φ争φ・・・嗜 ７赤書・争φ・１１１１ ８ ・ ・ 舎 ・ φ 番 ・ 壷 ９ ・ 拳 ・ 争 ・ ・ ・ ・ １０ ・ φ ・ ｌＩ ａ φ ・ ＭＯＯ〜Ｍ３３・ ・ ・ ・ ａＯ〜ｉ】・ Φ ・ ・ ・ ＤＯ〜Ｄ３争・Φφφ ＷＯ〜Ｗ３・ ・ ・ φ ・ Ｎ０ＲＩ〜Ｎ０Ｒ８・ ・書き込み回路、 ・センスアンプ、 ・制御回路、 ・昇圧回路、 ・電圧リミット回路、 ・メモリセル、 ・アドレス信号、 ・列線、 ・行線、 ・ ＮＯＲゲート、 ＮＹＯ〜ＮＹ３゜ ＮＸ０−ＮＸ３−−−−ＮチャネルＭＯ５−ＦＥＴで構
成されたトランスファ ゲート、 ＹＯ〜Ｙ３． Ｎ％ｌｌ、ＮｌへＮ１２゜Ｎ２１〜Ｎ
２２・・・ΦψＮチャネルＭＯＳ−ＦＥＴ。 ＲＹＯ〜ＲＹ３゜ ＲＸＯ〜ＲＸ３・・・・・抵抗素子、 Ｃ，Ｃ２１゜ ＩＮ ・ ・ ・ Ｗ・ ・ ・ ・ Ｄ −φ φ φ φ、■・・ Ｃ２２・・・・容量素子、 ・・・・・・インバータ、 ・・・・・・制御信号、 ・・・・・・書き込み信号、 ・・クロック及び反転されたクロック。
の動作を説明するためのタイミングチャート、第３図は
トランスファゲートのバイアス状態を説明する回路図、
第４図は昇圧回路の他の例を示す回路図、第５図は本発
明の第２の実施例を示す回路図、第６図は従来例を示す
回路図、第７図はその動作を説明するためのタイミング
チャート、第８図はトランスファゲートのバイアス状態
を説明する回路図である。 １ ・ ２φ ４・ ５拳 ◆メモリセルアレイ、 ・列デコーダ、 ・列セレクタ、 ・プルアップ回路、 ・行デコーダ、 ６争Φ争φ・・・嗜 ７赤書・争φ・１１１１ ８ ・ ・ 舎 ・ φ 番 ・ 壷 ９ ・ 拳 ・ 争 ・ ・ ・ ・ １０ ・ φ ・ ｌＩ ａ φ ・ ＭＯＯ〜Ｍ３３・ ・ ・ ・ ａＯ〜ｉ】・ Φ ・ ・ ・ ＤＯ〜Ｄ３争・Φφφ ＷＯ〜Ｗ３・ ・ ・ φ ・ Ｎ０ＲＩ〜Ｎ０Ｒ８・ ・書き込み回路、 ・センスアンプ、 ・制御回路、 ・昇圧回路、 ・電圧リミット回路、 ・メモリセル、 ・アドレス信号、 ・列線、 ・行線、 ・ ＮＯＲゲート、 ＮＹＯ〜ＮＹ３゜ ＮＸ０−ＮＸ３−−−−ＮチャネルＭＯ５−ＦＥＴで構
成されたトランスファ ゲート、 ＹＯ〜Ｙ３． Ｎ％ｌｌ、ＮｌへＮ１２゜Ｎ２１〜Ｎ
２２・・・ΦψＮチャネルＭＯＳ−ＦＥＴ。 ＲＹＯ〜ＲＹ３゜ ＲＸＯ〜ＲＸ３・・・・・抵抗素子、 Ｃ，Ｃ２１゜ ＩＮ ・ ・ ・ Ｗ・ ・ ・ ・ Ｄ −φ φ φ φ、■・・ Ｃ２２・・・・容量素子、 ・・・・・・インバータ、 ・・・・・・制御信号、 ・・・・・・書き込み信号、 ・・クロック及び反転されたクロック。
Claims (2)
- （１）フローティングゲートを有する消去・書き込み可
能なメモリセルを列方向及び行方向に複数個配列して成
るメモリセルアレイと、前記メモリセルを列方向に接続
する複数の列線と、前記メモリセルを行方向に接続する
複数の行線と、アドレス信号を入力とし出力がトランス
ファゲートを介して出力される列デコーダと、前記列デ
コーダの出力で駆動され前記列線を選択するための列セ
レクタと、前記列デコーダの出力に高電圧を印加するた
めのプルアップ回路と、アドレス信号を入力とし出力が
トランスファゲートを介して出力され前記行線を選択す
るための行デコーダと、前記行デコーダの出力に高電圧
を印加するためのプルアップ回路と、前記メモリセルア
レイ内のメモリセルにデータを書き込む場合に列線に高
電圧を印加するための書き込み回路と、前記メモリセル
アレイ内のメモリセルに記憶されたデータを読み出すた
めのセンスアンプを有する消去・書き込み可能な読み出
し専用半導体記憶装置において、前記列デコーダを構成
するトランスファゲート及び前記行デコーダを構成する
トランスファゲートをエンハンスメント型の電界効果ト
ランジスタとし、これらトランジスタのゲート電極に印
加される制御信号を昇圧する昇圧回路を含む制御回路を
備えたことを特徴とする読み出し専用半導体記憶装置。 - （２）前記昇圧回路を含む制御回路の出力に電圧リミッ
ト回路を付加したことを特徴とする請求項１に記載の読
み出し専用半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18604290A JP2655441B2 (ja) | 1990-07-13 | 1990-07-13 | 読み出し専用半導体記憶装置 |
| US07/729,557 US5198998A (en) | 1990-07-13 | 1991-07-15 | Erasable programmable read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18604290A JP2655441B2 (ja) | 1990-07-13 | 1990-07-13 | 読み出し専用半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0472760A true JPH0472760A (ja) | 1992-03-06 |
| JP2655441B2 JP2655441B2 (ja) | 1997-09-17 |
Family
ID=16181383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18604290A Expired - Fee Related JP2655441B2 (ja) | 1990-07-13 | 1990-07-13 | 読み出し専用半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5198998A (ja) |
| JP (1) | JP2655441B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810728B2 (ja) * | 1990-02-01 | 1996-01-31 | 株式会社東芝 | 半導体記憶装置 |
| AU1332097A (en) * | 1995-12-20 | 1997-07-14 | Intel Corporation | A negative voltage switch architecture for a nonvolatile memory |
| JP2000276890A (ja) * | 1999-03-24 | 2000-10-06 | Nec Corp | 不揮発性半導体記憶装置 |
| US7257046B2 (en) * | 2005-06-13 | 2007-08-14 | Atmel Corporation | Memory data access scheme |
| US7639545B2 (en) * | 2007-10-01 | 2009-12-29 | Advanced Micro Devices, Inc. | Memory word line driver featuring reduced power consumption |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272095A (ja) * | 1990-03-20 | 1991-12-03 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
| JPS59124095A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体記憶装置 |
| JP2530821B2 (ja) * | 1985-07-01 | 1996-09-04 | 日本電気株式会社 | 半導体メモリ |
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