JPS5911035A - ダイナミツク型ｍｏｓ論理回路 - Google Patents
ダイナミツク型ｍｏｓ論理回路Info
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- JPS5911035A JPS5911035A JP57119800A JP11980082A JPS5911035A JP S5911035 A JPS5911035 A JP S5911035A JP 57119800 A JP57119800 A JP 57119800A JP 11980082 A JP11980082 A JP 11980082A JP S5911035 A JPS5911035 A JP S5911035A
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- JP
- Japan
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- array
- channel
- precharge
- discharge
- dynamic
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ダイナミック型Ｍ□Ｓ（金属絶縁物半導体
）論理回路に関する。
）論理回路に関する。
従来より、特開昭５４−８９５５８号公報によって、第
１図に示すようなダイナミック型ＰＬＡ（プログラマブ
ル・ロジック・アレイ）が公知である。このダイナミッ
ク型ＰＬＡは、ｌ相のクロックφによって動作させるた
め、ＡＮＤアレイの出力とＯＲアレイの入力との間にイ
ンバータＩＶを設けている。これにより、プリチャージ
ＭＯ８ＦＥＴＱＰＩＱＰ’ をオンとして、プリチャ
ージを行なうときに、ＡＮＤアレイの出力をインバータ
ＩＶで反転させることによりＱ ＲアレイのＭＱＳＦ
Ｅ ｉ’をメツとさせて、ＡＮＤアレイとＯＲアレイへ
のプリチャージを同時に行なうようにすることができる
。
１図に示すようなダイナミック型ＰＬＡ（プログラマブ
ル・ロジック・アレイ）が公知である。このダイナミッ
ク型ＰＬＡは、ｌ相のクロックφによって動作させるた
め、ＡＮＤアレイの出力とＯＲアレイの入力との間にイ
ンバータＩＶを設けている。これにより、プリチャージ
ＭＯ８ＦＥＴＱＰＩＱＰ’ をオンとして、プリチャ
ージを行なうときに、ＡＮＤアレイの出力をインバータ
ＩＶで反転させることによりＱ ＲアレイのＭＱＳＦ
Ｅ ｉ’をメツとさせて、ＡＮＤアレイとＯＲアレイへ
のプリチャージを同時に行なうようにすることができる
。
この回路ＩＣあっては、ＡＮＤアレイの出力とＯＲアレ
イの入力との間にインバータを設けなければならないσ
）で、その出力線数だけの多数のインバータがノｖ・要
になるものである。し７たがって、上記素子数の増大と
ともＫ、インバータの半導体チップ上でのレイアウトが
難１〜（なり、集積度を低下させてしまう。
イの入力との間にインバータを設けなければならないσ
）で、その出力線数だけの多数のインバータがノｖ・要
になるものである。し７たがって、上記素子数の増大と
ともＫ、インバータの半導体チップ上でのレイアウトが
難１〜（なり、集積度を低下させてしまう。
この発明の目的は、１相のクロックφで動作させるとと
もに、その集積度の向上を図ったダイナミック型Ｍ □
Ｓ ＊埋回路を挾供することにある。
もに、その集積度の向上を図ったダイナミック型Ｍ □
Ｓ ＊埋回路を挾供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
罠なろであろう。
罠なろであろう。
以下、この発明を実施例とともに詳細に説明する。
第２図には、この発明の一実施例の回路図が示されてい
る。
る。
この実施例では、特に制限されないが、相補型ＭＱＳに
よる縦型ＲＯＭアレイを利用して、ＰＬＡを構成してい
る。この実施例のＭＱ＃５ＦＥＴは、公知の半導体集積
回路の製造技術によって１個の半導体基板上において形
成されている。
よる縦型ＲＯＭアレイを利用して、ＰＬＡを構成してい
る。この実施例のＭＱ＃５ＦＥＴは、公知の半導体集積
回路の製造技術によって１個の半導体基板上において形
成されている。
ＡＮＤアレイは、ｐチャンネル型のプリチャージＭＯ８
ＦＥＴＱＰ、な（・しＱｌ、と、ｎチャ７ネル型のディ
スチャージＭＯ８ＦＥＴＱＤ、ないしＱＤ。
ＦＥＴＱＰ、な（・しＱｌ、と、ｎチャ７ネル型のディ
スチャージＭＯ８ＦＥＴＱＤ、ないしＱＤ。
と、これらｃ７）ＭＯ８ＦＥＴＱ ないＬＱ、、及び
Ｉ ＱＤＩないしＱＤ、、との間にそれぞれｍ個直列形態に
設けられＡＮＤアレイを構成するｎチャンネルＭＯＳ
Ｆ Ｅ Ｔ Ｑ＋＋ 〜Ｑ＋ｍないしＱ 、１〜Ｑ、ｒ
ｎ とにより構成されている。上記直列Ｍ ＯＳ Ｆ
ＥＴＱ＋＋〜Ｑ１ｍないしＱ７．〜Ｑ、ｍのゲートに
は、入力信号Ｘ。
Ｉ ＱＤＩないしＱＤ、、との間にそれぞれｍ個直列形態に
設けられＡＮＤアレイを構成するｎチャンネルＭＯＳ
Ｆ Ｅ Ｔ Ｑ＋＋ 〜Ｑ＋ｍないしＱ 、１〜Ｑ、ｒ
ｎ とにより構成されている。上記直列Ｍ ＯＳ Ｆ
ＥＴＱ＋＋〜Ｑ１ｍないしＱ７．〜Ｑ、ｍのゲートに
は、入力信号Ｘ。
〜ｘｍがそれぞれ印加されている。
上記直列ＭＯ８ＦＥＴＱ１．〜Ｑ７ｍ等は、公知の縦型
ＲＯＭと同様に、書込情報に従ってエンハンスメント型
又はディプレッション型に設定されるものである。
ＲＯＭと同様に、書込情報に従ってエンハンスメント型
又はディプレッション型に設定されるものである。
また、ＯＲアレイは、ｎチャンネル型プリチャージＭ
Ｑ Ｓ Ｆ Ｅ Ｔ ＱＰ ｌないしＱＰ；ｌと、ｐチ
ャンネル型デ（スｆ ＋ −シＭ ＯＳ Ｆ Ｅ ’Ｉ
’ Ｑ Ｄ ； ナイＬ Ｑ ｐ ｎと、これらのＭ□
５ＦＥＴＱ、；ないＬｑＰ、’及びＱＤ：ないしＱＤｔ
との間にそれぞれ１側石列形態に設けらり、ＯＲアレイ
を構成するｎチャンネルＭＯ８ＦＦ。
Ｑ Ｓ Ｆ Ｅ Ｔ ＱＰ ｌないしＱＰ；ｌと、ｐチ
ャンネル型デ（スｆ ＋ −シＭ ＯＳ Ｆ Ｅ ’Ｉ
’ Ｑ Ｄ ； ナイＬ Ｑ ｐ ｎと、これらのＭ□
５ＦＥＴＱ、；ないＬｑＰ、’及びＱＤ：ないしＱＤｔ
との間にそれぞれ１側石列形態に設けらり、ＯＲアレイ
を構成するｎチャンネルＭＯ８ＦＦ。
′Ｉ″ＱＩＳ〜Ｑ、７；ないしＱｎ：〜Ｑｎ／’とによ
り構成されている。上記直列Ｍ□５ＦＥＴＱ、；〜Ｑ、
ｉないしＱｎ：〜Ｑｎ手のゲート圧は、−Ｆ記ＡＮＤア
レイの出力信号Ｐ、〜Ｐ、！がそれぞれ直接に印加され
ている。
り構成されている。上記直列Ｍ□５ＦＥＴＱ、；〜Ｑ、
ｉないしＱｎ：〜Ｑｎ手のゲート圧は、−Ｆ記ＡＮＤア
レイの出力信号Ｐ、〜Ｐ、！がそれぞれ直接に印加され
ている。
−上記直列Ｍ （Ｊ Ｓ Ｆ Ｂ Ｔ Ｑｌ；〜Ｑ１１
等は、上記同様に書込情報に従ってエンハンスメント型
又はディプレッジｑン型に設定されるものである。
等は、上記同様に書込情報に従ってエンハンスメント型
又はディプレッジｑン型に設定されるものである。
また、土ｆ、ｌ Ａ Ｎ ＤアレイのプリチャージＭｏ
５ＦＥＴＱｐ＋ないしＱ２．及びデ４スｆ−ｒ−’）Ｍ
ＱＳｌｌうｉ’ Ｑ、、 、ないしＱＤｊ＋のゲートに
は、それぞれ共通にクロックφが印加されている。一方
、上記ＯＲアレイのフリチャージＭＯ８ＦＥＴＱＰ；な
いし９品及びディスチャージＭＯ８ＦＥＴＱｒ３．ない
しＱＤ、；のゲートには、それぞれインバータＩＶで反
転されたクロックａが共通に印加されている。
５ＦＥＴＱｐ＋ないしＱ２．及びデ４スｆ−ｒ−’）Ｍ
ＱＳｌｌうｉ’ Ｑ、、 、ないしＱＤｊ＋のゲートに
は、それぞれ共通にクロックφが印加されている。一方
、上記ＯＲアレイのフリチャージＭＯ８ＦＥＴＱＰ；な
いし９品及びディスチャージＭＯ８ＦＥＴＱｒ３．ない
しＱＤ、；のゲートには、それぞれインバータＩＶで反
転されたクロックａが共通に印加されている。
上記Ａ Ｎ Ｉ）アレーｉ Ｋお（・てｐチャンネルＭ
Ｏ８ＦＦＪＴを用いてプリチャージを行なうので、プリ
チャージレベルは、ハイレベル（■ｃｃレベル）トサれ
る。これに対して、ＯＲアレイにおいてｎチャンネルＭ
ＯＳ Ｆ ＥＴ’を用いてプリチャージを行なうので
、プリチャージレベルは、ロウレベル（０ボルト）とさ
れる。
Ｏ８ＦＦＪＴを用いてプリチャージを行なうので、プリ
チャージレベルは、ハイレベル（■ｃｃレベル）トサれ
る。これに対して、ＯＲアレイにおいてｎチャンネルＭ
ＯＳ Ｆ ＥＴ’を用いてプリチャージを行なうので
、プリチャージレベルは、ロウレベル（０ボルト）とさ
れる。
そして、縦形ＲＯＭを用いているので、ＡＮＤアレイの
入力レベルは、ハイレベルを”Ｉ”トシ、ロウレベルを
０”とする正論理とされる、また、ＯＲアレイの入力レ
ベルは、ロウレベルを１”とし、ハイレベルを”０パと
する負論理とされる。
入力レベルは、ハイレベルを”Ｉ”トシ、ロウレベルを
０”とする正論理とされる、また、ＯＲアレイの入力レ
ベルは、ロウレベルを１”とし、ハイレベルを”０パと
する負論理とされる。
この実施例の動作の一例を第４図に従って説明する。
クロックφがロウレベル、クロックｊがハイレベルのと
き、ＡＮＤ、０１１アレイにプリチャージが行なわれて
いる。
き、ＡＮＤ、０１１アレイにプリチャージが行なわれて
いる。
そして、クロックφがハイレベルに変化するとＡＮＤア
レイでのディスチャージが行なわれ、例えば直列Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑｏ −Ｑ ｔ ｍのうちエンハンス
メント型ＭＯ８ＦＥＴのゲート入力信号がすべてハイレ
ベルならば、同図に実線で示すようにその出力Ｐ、がロ
ウレベルにされる。上記エンノ・ンスメントｆｆＪ Ｍ
ＯＳ Ｆ’ Ｅ Ｔのゲート入力信号が１つでもロウ
レベルならば、同図点線で示１−ようにその出力Ｐ、は
ノ・イレベルのままでキ）る。
レイでのディスチャージが行なわれ、例えば直列Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑｏ −Ｑ ｔ ｍのうちエンハンス
メント型ＭＯ８ＦＥＴのゲート入力信号がすべてハイレ
ベルならば、同図に実線で示すようにその出力Ｐ、がロ
ウレベルにされる。上記エンノ・ンスメントｆｆＪ Ｍ
ＯＳ Ｆ’ Ｅ Ｔのゲート入力信号が１つでもロウ
レベルならば、同図点線で示１−ようにその出力Ｐ、は
ノ・イレベルのままでキ）る。
一方、クロックｉは、インバータ１■での遅延時間だけ
遅れ又ロウレベルに変化し−（、、ＯＲアレイでのディ
スチャージが行なわれる。例えば、上記出力Ｐ、がロウ
レベルなら、ＭＵ Ｓ Ｆ ＥＴＱ、、’がオフするの
で、同図実線に示すように、出力ｙ。
遅れ又ロウレベルに変化し−（、、ＯＲアレイでのディ
スチャージが行なわれる。例えば、上記出力Ｐ、がロウ
レベルなら、ＭＵ Ｓ Ｆ ＥＴＱ、、’がオフするの
で、同図実線に示すように、出力ｙ。
がロウレベルとされる。君い換えると、直列ＭＯ８Ｆ
Ｅｉ’ Ｑ、’、〜Ｑ１ンにおいて、エンハンスメント
型Ｍ ＯＳ Ｆ Ｌ ｌ”いずれか１つのゲート入力信
号が論理”１′ｆ′、「らば、その出力が論理”１”と
される。
Ｅｉ’ Ｑ、’、〜Ｑ１ンにおいて、エンハンスメント
型Ｍ ＯＳ Ｆ Ｌ ｌ”いずれか１つのゲート入力信
号が論理”１′ｆ′、「らば、その出力が論理”１”と
される。
上記インバータＩＶが設けられており、ＯＲアレイでの
ディスチャージが遅れて開始されるので、ΔＮ ＩＪア
レイの出力レベルが決定される前に、ＯＲアレイのディ
スチャージがされることによって生じろチャージ抜けを
防止している。
ディスチャージが遅れて開始されるので、ΔＮ ＩＪア
レイの出力レベルが決定される前に、ＯＲアレイのディ
スチャージがされることによって生じろチャージ抜けを
防止している。
この実施例では、ＰＬＡを構成する場合において、ＡＮ
ＤアレイとＯＲアレイとの間が配線のみＫより直結する
ことができるとともに、第１図に示すような多数（この
実施例のよりなＰＬＡにおいては１個）のインバータが
不用であるので、その集積度は大幅な向上を図ることが
できる。そして、その動作を１相のクロックφ（φ）の
みで行なわせることができる。
ＤアレイとＯＲアレイとの間が配線のみＫより直結する
ことができるとともに、第１図に示すような多数（この
実施例のよりなＰＬＡにおいては１個）のインバータが
不用であるので、その集積度は大幅な向上を図ることが
できる。そして、その動作を１相のクロックφ（φ）の
みで行なわせることができる。
この発明は、前記実施例に限定されない。
例えば、第３図のブロック図に示すように、アドレスデ
コーダＤ ＣＲと、ＲＯＭアレイからなるＲ□Ｍ回路に
も同様に利用することができろ。
コーダＤ ＣＲと、ＲＯＭアレイからなるＲ□Ｍ回路に
も同様に利用することができろ。
すなわち、この実施例は、上記ＡＮＤアレイをアドレス
デコーダＤＣＲ装置き換え、ＯＲアレイをＲＱ Ｍアレ
イに置き換えたものである。
デコーダＤＣＲ装置き換え、ＯＲアレイをＲＱ Ｍアレ
イに置き換えたものである。
また、ＭＯＳアレイは、上記直列形態のＭＱＳＦＥＴを
用いるものの他、並列形態のＭＱＳＦＥＴを用いるもの
、又は両者を組み合せたものであってもよい。また、Ｍ
ＱＳＦＥＴの導電型は、種々の組み合せで実現できるも
のである。
用いるものの他、並列形態のＭＱＳＦＥＴを用いるもの
、又は両者を組み合せたものであってもよい。また、Ｍ
ＱＳＦＥＴの導電型は、種々の組み合せで実現できるも
のである。
この発明は、マスタースレーブ方式で動作するダイナミ
ック型ＭＯ８論理回路に広く利用することができるもゝ
のである。
ック型ＭＯ８論理回路に広く利用することができるもゝ
のである。
第１図は、従来技術の一例を示す回路図、第２図は、こ
の発明の一実施例を示す回路図、第３図は、この発明の
他の一実施例を示すブロック図、 第４図は、第３図の実施例回路の動作の一例を示すタイ
ミングチャート図である。 第 １ 図 第 ２ 図 曽。 第 ３ 図 第 ４ 図
の発明の一実施例を示す回路図、第３図は、この発明の
他の一実施例を示すブロック図、 第４図は、第３図の実施例回路の動作の一例を示すタイ
ミングチャート図である。 第 １ 図 第 ２ 図 曽。 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、クロックφを受ける第１導′ｆＩＬ型の第１のプリ
チャージＭＱＳＦＥＴ及び第２導電型の第１のディスチ
ャージＭＯ８ＦＥＴと、これらのプリチャージＭＱＳＦ
ＥＴとディスチャージＭＯ８ＦＥＴとの間に設けられた
第１の論理ブロックと、上記クロックφを受けるインバ
ータと、このインバータを通して反転されたクロノクー
を受ける第２導電型の第２のプリチャージＭＱＳＦＥＴ
及び第１導′Ｆｌｒ、型ノ第２のディスチャージＭＯ８
ＦＥＴと、これらのプリチャージＭＯ８ＦＥＴとディス
チャージＭ Ｑ Ｓ ＦＥＴとの間に設けられ、上記第
１の論理ブロックで形成された出力信号を受ける第２の
論理ブロックとを含むことを特徴とするダイナミック型
ＭＯ８論理回路。 ２ 上記第１の論理ブロックはＡＮＤアレイであり、第
２の論理プロ・りはＯＲアレイであり、全体としてＰＬ
Ａを構成するものであることを特徴とする特許請求の範
囲第１項記載のダイナミック型ＭＯ８論理回路う ３、上記第１の論理ブロックは、アドレスデコーダであ
り、第２の論理ブロックは［ｔＱＭアレイであり、全体
としてＲＱＭを構成するものであることを特徴とする特
許請求の範囲第１項記載のダイナミック型ＭＯ８論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119800A JPS5911035A (ja) | 1982-07-12 | 1982-07-12 | ダイナミツク型ｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119800A JPS5911035A (ja) | 1982-07-12 | 1982-07-12 | ダイナミツク型ｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911035A true JPS5911035A (ja) | 1984-01-20 |
Family
ID=14770533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57119800A Pending JPS5911035A (ja) | 1982-07-12 | 1982-07-12 | ダイナミツク型ｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0337676A2 (en) * | 1988-04-11 | 1989-10-18 | Fujitsu Limited | Programmable logic array |
-
1982
- 1982-07-12 JP JP57119800A patent/JPS5911035A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0337676A2 (en) * | 1988-04-11 | 1989-10-18 | Fujitsu Limited | Programmable logic array |
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