JPS61184785A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS61184785A JPS61184785A JP60025459A JP2545985A JPS61184785A JP S61184785 A JPS61184785 A JP S61184785A JP 60025459 A JP60025459 A JP 60025459A JP 2545985 A JP2545985 A JP 2545985A JP S61184785 A JPS61184785 A JP S61184785A
- Authority
- JP
- Japan
- Prior art keywords
- node
- channel mos
- trs
- decoder circuit
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型半導体から構成されるデコーダ回路に関
する。
する。
従来、相補型半導体（以下ＣＭＯ８と称す）によシ構成
されるデコーダ回路は、主にＣＭＯＳスタティックメモ
リ等で多く用いられておシ、入力アドレスから特定のメ
モリセルを選択するのに用いられる。
されるデコーダ回路は、主にＣＭＯＳスタティックメモ
リ等で多く用いられておシ、入力アドレスから特定のメ
モリセルを選択するのに用いられる。
以下、具体例によって説明する。なお、説明の簡略化の
ため電源電位をｖｃｃ、接地電位をＧＮＤとし、またＰ
チャンネルＭＯ８）ランジスタ及ヒＮチャンネルＭＯ８
）ランジスタは共にニンハンスメント型とする。また入
力信号は全て２値信号とし高電位としてＶｃｃ（以下、
ｗ″１１１１状態）、低電位としてＧＮＤ（以下″″Ｏ
′ｂ とるものとする。
ため電源電位をｖｃｃ、接地電位をＧＮＤとし、またＰ
チャンネルＭＯ８）ランジスタ及ヒＮチャンネルＭＯ８
）ランジスタは共にニンハンスメント型とする。また入
力信号は全て２値信号とし高電位としてＶｃｃ（以下、
ｗ″１１１１状態）、低電位としてＧＮＤ（以下″″Ｏ
′ｂ とるものとする。
第３図は従来のデコーダ回路の一例の回路図、第４図は
その動作波形図を示す０図において、ＮチャンネルＭＯ
８）？ンジスタＱ＊、Ｑｓ、Ｑａは節点ＮｌとＧＮＤと
の間に直列接続されてデコード手段を構成し、Ｐチャン
ネルＭＯ８）ｊンジスタＱ１はｖｃｃと節点Ｎ１との間
に接続されプリチャージ手段を構成し、ＰチャンネルＭ
Ｏ８）ランジスタＱｓ及びＮチャンネルＭＯＳトランジ
スタＱ・は節点Ｎ、を入力、節点Ｎ４を出力とするＣＭ
ＯＳインバータを構成する。
その動作波形図を示す０図において、ＮチャンネルＭＯ
８）？ンジスタＱ＊、Ｑｓ、Ｑａは節点ＮｌとＧＮＤと
の間に直列接続されてデコード手段を構成し、Ｐチャン
ネルＭＯ８）ｊンジスタＱ１はｖｃｃと節点Ｎ１との間
に接続されプリチャージ手段を構成し、ＰチャンネルＭ
Ｏ８）ランジスタＱｓ及びＮチャンネルＭＯＳトランジ
スタＱ・は節点Ｎ、を入力、節点Ｎ４を出力とするＣＭ
ＯＳインバータを構成する。
この回路の動作ついて説明する。まず、入力信号φ１．
φ２．φ３及びプリチャージ信号φＰが共に′ＯＮ状態
にあるとき、ＰチャンネルＭＯＳトランジスタＱｌはオ
ン状態、ＮチャンネルＭＯ８）ランジスタＱ２．Ｑ３
、Ｑ４はオフ状態となる為、節点Ｎ１の電位はＶｃｃに
プリチャージされ、節点Ｎ４はＧＮＤになる。
φ２．φ３及びプリチャージ信号φＰが共に′ＯＮ状態
にあるとき、ＰチャンネルＭＯＳトランジスタＱｌはオ
ン状態、ＮチャンネルＭＯ８）ランジスタＱ２．Ｑ３
、Ｑ４はオフ状態となる為、節点Ｎ１の電位はＶｃｃに
プリチャージされ、節点Ｎ４はＧＮＤになる。
次に、プリチャージ信号φＰが″Ｊｌ状態になるとＰチ
ャンネルＭＯ８）ランジスタＱｔはオフ状態となるが、
節点ＮｌはＮチャンネルＭＯＳトランジスタＱ２ 、Ｑ
ａ、Ｑ４がオフ状態である為にＶＣＣの電位を保つ。こ
れら入力信号φ１．φ２．φ３が１１＃状態となると、
ＮチャンネルＭＯＳトランジスタＱ２．Ｑａ、Ｑ４はオ
ン状態となシ、節点ＮｌがＧＮＤと導通し、出力節点Ｎ
４の電位はＶＣＣとなる。
ャンネルＭＯ８）ランジスタＱｔはオフ状態となるが、
節点ＮｌはＮチャンネルＭＯＳトランジスタＱ２ 、Ｑ
ａ、Ｑ４がオフ状態である為にＶＣＣの電位を保つ。こ
れら入力信号φ１．φ２．φ３が１１＃状態となると、
ＮチャンネルＭＯＳトランジスタＱ２．Ｑａ、Ｑ４はオ
ン状態となシ、節点ＮｌがＧＮＤと導通し、出力節点Ｎ
４の電位はＶＣＣとなる。
ここで入力信号φ１．φ２．φ３のうちいずれか１つ以
上が″′Ｏ＃状態のままであれば、節点Ｎ１とＧＮＤと
は導通せず、節点Ｎ１の電位はＶＣＣを保ち、出力節点
Ｎ４の電位もＧＮＤのままである。
上が″′Ｏ＃状態のままであれば、節点Ｎ１とＧＮＤと
は導通せず、節点Ｎ１の電位はＶＣＣを保ち、出力節点
Ｎ４の電位もＧＮＤのままである。
入力信号φ１．φ２．φ３が１ＯＮ状態になると、節点
Ｎ１はＰチャンネルＭＯ８）ランジスタＱ１及びＮチャ
ンネルＭＯ８）ランジスタＱ２．Ｑａ、Ｑ４が共にオフ
状態である為７０−ティング状態となり、前の電位を保
つ。
Ｎ１はＰチャンネルＭＯ８）ランジスタＱ１及びＮチャ
ンネルＭＯ８）ランジスタＱ２．Ｑａ、Ｑ４が共にオフ
状態である為７０−ティング状態となり、前の電位を保
つ。
プリチャージ信号φＰが″″ＯＩＯＩ状態と節点Ｎ１は
ＰチャンネルＭＯ８）ランジスタＱ１ がオン状態と
なる為にｖｃｃと導通し節点Ｎ１の１を位は再びＶＣＣ
にプリチャージされ、節点Ｎ４の電位はＧＮＤに戻る。
ＰチャンネルＭＯ８）ランジスタＱ１ がオン状態と
なる為にｖｃｃと導通し節点Ｎ１の１を位は再びＶＣＣ
にプリチャージされ、節点Ｎ４の電位はＧＮＤに戻る。
従って、この回路はプリチャージ信号φＰが１０′状態
の時、入力信号が１０１であるという条件下で、入力信
号としてφｌ、φ２．φ３及びプリチャージ信号として
φＰをもつデコーダ回路として動作する。
の時、入力信号が１０１であるという条件下で、入力信
号としてφｌ、φ２．φ３及びプリチャージ信号として
φＰをもつデコーダ回路として動作する。
この回路は、少ないトランジスタ数でデコーダ回路を構
成することが可能であるが、入力信号φ１゜φ２．φ３
の他にプリチャージ信号φＰを用意しなければならない
という欠点があった。
成することが可能であるが、入力信号φ１゜φ２．φ３
の他にプリチャージ信号φＰを用意しなければならない
という欠点があった。
第５図は他の従来の回路例を示すものである。
この図において、ＰチャンネルＭＯ８）ランジスタＱ１
１．Ｑ１５．Ｑ１ｇ及びＮチャンネルＭＯ８）ランジス
タＱｒｚ、 Ｑ、ｔｓ、 Ｑ、ｔ４は、φ１．φ２．φ
３を入力とし、節点Ｎｌを出力とする公知の３人力ＮＡ
ＮＤ回路を構成し、ＰチャンネルＭＯ８）ランジスタＱ
１７及びＮチャンネルＭＯ８）ランジスタＱｔｓは節点
Ｎｌを入力３節点Ｎ４を出力とするインバータを構成す
る。
１．Ｑ１５．Ｑ１ｇ及びＮチャンネルＭＯ８）ランジス
タＱｒｚ、 Ｑ、ｔｓ、 Ｑ、ｔ４は、φ１．φ２．φ
３を入力とし、節点Ｎｌを出力とする公知の３人力ＮＡ
ＮＤ回路を構成し、ＰチャンネルＭＯ８）ランジスタＱ
１７及びＮチャンネルＭＯ８）ランジスタＱｔｓは節点
Ｎｌを入力３節点Ｎ４を出力とするインバータを構成す
る。
第５図の回路においては、ＰチャンネルＭＯＳトランジ
スタＱｔｘ、Ｑｔｓ、Ｑｔｇ及びＮチャンネルＭＯＳト
ランジスタＱ、１２． Ｑｔａ、 Ｑ１４で構成される
ＮＡＮＤ回路がプリチャージ手段とデコード手段を兼ね
ている。
スタＱｔｘ、Ｑｔｓ、Ｑｔｇ及びＮチャンネルＭＯＳト
ランジスタＱ、１２． Ｑｔａ、 Ｑ１４で構成される
ＮＡＮＤ回路がプリチャージ手段とデコード手段を兼ね
ている。
この回路は入力信号φ１．φ２．φ３が共にＬ１“状態
になった時のみ出力節点Ｎ４がＶＣＣとなるデコーダ回
路として動作するが、この回路は入力信条く必要である
という欠点があった。
になった時のみ出力節点Ｎ４がＶＣＣとなるデコーダ回
路として動作するが、この回路は入力信条く必要である
という欠点があった。
本発明の目的は、このような欠点を除き、少ないトラン
ジスタ数及び信号数で構成可能なデコーダ回路を提供す
ることにある。
ジスタ数及び信号数で構成可能なデコーダ回路を提供す
ることにある。
本発明のデコーダ回路の構成は、第１の電源と第１の節
点との間にそれぞれ直列接続され各ゲートに入力信号が
供給された複数の第１の導電型トランジスタと、前記第
１の節点と第２の電源との間に接続されゲートが前記複
数の第１の導電型トランジスタのいずれかゲートと共通
接続された第２導電型ト２ンジ′スタとを備えることを
特徴とする。
点との間にそれぞれ直列接続され各ゲートに入力信号が
供給された複数の第１の導電型トランジスタと、前記第
１の節点と第２の電源との間に接続されゲートが前記複
数の第１の導電型トランジスタのいずれかゲートと共通
接続された第２導電型ト２ンジ′スタとを備えることを
特徴とする。
以下図面によシ本発明の詳細な説明する。
−第１図は本発明の一実施例の回路図を示し、第２図は
その動作波形図を示す。本実施例は、各ゲートに入力信
号φ１〜φ３が接続されかつ節点Ｎｌと接地との間に直
列接続されたＮチャンネルＭＯＳトランジスタ数２ 、
Ｑａ 、Ｑ４から構成されるデコード手段と、１つの入
力信号φ１がゲートに接続されたＰチャンネルＭＯＳト
ランジスタＱ１によるプリチャージ手段と、節点Ｎ１を
入力、節点Ｎ４を出力とするＰチャンネルＭＯＳトラン
ジスタＱ５及びＮチャンネルＭＯＳトランジスタＱ６か
らなるインバータとから構成される。
その動作波形図を示す。本実施例は、各ゲートに入力信
号φ１〜φ３が接続されかつ節点Ｎｌと接地との間に直
列接続されたＮチャンネルＭＯＳトランジスタ数２ 、
Ｑａ 、Ｑ４から構成されるデコード手段と、１つの入
力信号φ１がゲートに接続されたＰチャンネルＭＯＳト
ランジスタＱ１によるプリチャージ手段と、節点Ｎ１を
入力、節点Ｎ４を出力とするＰチャンネルＭＯＳトラン
ジスタＱ５及びＮチャンネルＭＯＳトランジスタＱ６か
らなるインバータとから構成される。
以下この回路の動作について説明する。まず、入力信号
φ１．φ２．φ３が″′０〃状態にあると、Ｐチャンネ
ルＭＯＳトランジスタＱ１はオン状態となυ、Ｎチャン
ネルＭＯＳトランジスタＱ２ 、Ｑａ 。
φ１．φ２．φ３が″′０〃状態にあると、Ｐチャンネ
ルＭＯＳトランジスタＱ１はオン状態となυ、Ｎチャン
ネルＭＯＳトランジスタＱ２ 、Ｑａ 。
Ｑ４はオフ状態となるため、節点Ｎ１の電位は電源電位
ＶＣＣにプリチャージされ出力節点Ｎ４は接地される。
ＶＣＣにプリチャージされ出力節点Ｎ４は接地される。
また、入力信号φ１．φ２．φ３が全て′１“状態とな
ると、ＰチャンネルＭＯＳトランジスタＱｌはオフ状態
となり、ＮチャンネルＭＯＳトランジスタＱｚ 、Ｑｓ
、Ｑ＜は全てオン状態となる。よって節点Ｎ１はＮチ
ャンネルＭＯＳトランジスタＱ２ 、 Ｑａ 、 Ｑ４
を介して接地され、出力節点Ｎ４は電位ＶＣＣとなる。
ると、ＰチャンネルＭＯＳトランジスタＱｌはオフ状態
となり、ＮチャンネルＭＯＳトランジスタＱｚ 、Ｑｓ
、Ｑ＜は全てオン状態となる。よって節点Ｎ１はＮチ
ャンネルＭＯＳトランジスタＱ２ 、 Ｑａ 、 Ｑ４
を介して接地され、出力節点Ｎ４は電位ＶＣＣとなる。
入力信号φ１．φ２．φ３のうちいずれか１つ以上が′
″０“状態のままであれば、ＮチャンネルＭＯＳトラン
ジスタＱ２．Ｑａ。
″０“状態のままであれば、ＮチャンネルＭＯＳトラン
ジスタＱ２．Ｑａ。
Ｑ４の内のいずれか１つ以上がオフ状、態となる為、節
点Ｎ１の電位はＶＣＣのままである。
点Ｎ１の電位はＶＣＣのままである。
入力信号φ１．φ２．φ３が全て′″０“状態となると
、ＰチャンネルＭＯＳトランジスタＱ１はオン状態、Ｎ
チャンネルＭＯ８）ランジスタＱ２．Ｑ３゜Ｑ４はオフ
状態となるため、節点Ｎ１の電位は再びＶＣＣにプリチ
ャージされ、節点Ｎ４の電位は接地となる。
、ＰチャンネルＭＯＳトランジスタＱ１はオン状態、Ｎ
チャンネルＭＯ８）ランジスタＱ２．Ｑ３゜Ｑ４はオフ
状態となるため、節点Ｎ１の電位は再びＶＣＣにプリチ
ャージされ、節点Ｎ４の電位は接地となる。
したがって本実施例によるデコーダ回路は、プリチャー
ジ信号なしにかつ少ないトランジスタ数で動作すること
ができる。
ジ信号なしにかつ少ないトランジスタ数で動作すること
ができる。
なお、この説明において、ｖｃｃと接地（ＧＮＤ）及び
ＰチャンネルＭＯ８）ランジスタとＮチャンネルＭＯ８
）ランジスタを入れ替えてもＣＭＯＳ回路の対称性より
同様の動作をすることは明らかである。
ＰチャンネルＭＯ８）ランジスタとＮチャンネルＭＯ８
）ランジスタを入れ替えてもＣＭＯＳ回路の対称性より
同様の動作をすることは明らかである。
以上説明したように、本発明によれば、プリチャージ信
号なしに、トランジスタ数の少い構成でデコーダ回路を
構成することができる３
号なしに、トランジスタ数の少い構成でデコーダ回路を
構成することができる３
第１図は本発明の一実施例の回路図、第２図は第１図の
動作波形図、第３図は従来用いられているデコーダ回路
の回路図、第４図は第３図の動作波形図、第５図は従来
用いられている他のデコーダ回路の回路図である。図に
おいて Ｑｌ、Ｑｓ、Ｑｌｌ、Ｑｔｓ〜Ｑｓｒ ・・・・・・
ＰチャンネルＭＯＳトランジスタ、Ｑ２〜４ 、 Ｑｓ
、Ｑ１２〜１４．Ｑｌ８・・・・・・ＮチャンネルＭ
ＯＳトランジスタ、Ｎ１〜Ｎ４・・・・・・節点、φ、
〜φ３・・・・・・入力信号、φＰ・・・・・・プリチ
ャージ信号である。 ニア′吟−５・ 代理人 弁理士 内 原 日、 ・−）又 ％１１ｆｉ ）２梠
動作波形図、第３図は従来用いられているデコーダ回路
の回路図、第４図は第３図の動作波形図、第５図は従来
用いられている他のデコーダ回路の回路図である。図に
おいて Ｑｌ、Ｑｓ、Ｑｌｌ、Ｑｔｓ〜Ｑｓｒ ・・・・・・
ＰチャンネルＭＯＳトランジスタ、Ｑ２〜４ 、 Ｑｓ
、Ｑ１２〜１４．Ｑｌ８・・・・・・ＮチャンネルＭ
ＯＳトランジスタ、Ｎ１〜Ｎ４・・・・・・節点、φ、
〜φ３・・・・・・入力信号、φＰ・・・・・・プリチ
ャージ信号である。 ニア′吟−５・ 代理人 弁理士 内 原 日、 ・−）又 ％１１ｆｉ ）２梠
Claims (1)
- 第１の電源と第１の節点との間に直列接続され各ゲー
トにそれぞれ入力信号が供給された複数の第１の導電型
トランジスタと、前記第１の節点と第２の電源との間に
接続されゲートが前記複数の第１の導電型トランジスタ
のいずれか１つのゲートと共通接続された第２の導電型
トランジスタとを備えるデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025459A JPS61184785A (ja) | 1985-02-13 | 1985-02-13 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025459A JPS61184785A (ja) | 1985-02-13 | 1985-02-13 | デコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184785A true JPS61184785A (ja) | 1986-08-18 |
Family
ID=12166609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025459A Pending JPS61184785A (ja) | 1985-02-13 | 1985-02-13 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184785A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321655B1 (ko) * | 1998-07-30 | 2002-01-24 | 가네꼬 히사시 | 간략한 구조의 디코더를 갖는 메모리 디바이스 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522238A (en) * | 1978-07-31 | 1980-02-16 | Fujitsu Ltd | Decoder circuit |
-
1985
- 1985-02-13 JP JP60025459A patent/JPS61184785A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522238A (en) * | 1978-07-31 | 1980-02-16 | Fujitsu Ltd | Decoder circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321655B1 (ko) * | 1998-07-30 | 2002-01-24 | 가네꼬 히사시 | 간략한 구조의 디코더를 갖는 메모리 디바이스 |
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