JPH04211147A - ダイナミック型論理回路 - Google Patents
ダイナミック型論理回路Info
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- JPH04211147A JPH04211147A JP824891A JP824891A JPH04211147A JP H04211147 A JPH04211147 A JP H04211147A JP 824891 A JP824891 A JP 824891A JP 824891 A JP824891 A JP 824891A JP H04211147 A JPH04211147 A JP H04211147A
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- 238000010586 diagram Methods 0.000 description 5
- 238000003491 array Methods 0.000 description 4
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴがアレイ
状に配列されたダイナミック型論理回路に関する。 ［０００２］
状に配列されたダイナミック型論理回路に関する。 ［０００２］
【従来の技術】ダイナミック型論理回路の中で、プログ
ラマブル・ロジック・アレイ（以下ＰＬＡと記す）は集
積度の高い、またプログラマブルな論理回路として、Ｌ
ＳＩの重要な設計手法の一つである。 ［０００３］ ＰＬＡはＡＮＤゲート、ＯＲゲートをア
レイ状に配列したＡＮＤアレイ、ＯＲアレイを構成する
が、回路構成上は、通常、動作速皮の点で有利なＮＯＲ
回路が用いられる。 ［０００４］図３は従来のＰＬＡを示す回路図である。 ［０００５］ ＰＬＡ３００はＰチャネルＭＯ８ＦＥＴ
群３１０、ＮチャネルＭＯ３ＦＥＴ群３２０．ＰＬＡ３
００の出力部である出力ラッチ部３３０、ＰＬＡ３００
の入力部であるＡＮＤ回路３４０〜３４８から成り、更
に、ＰチャネルＭＯ８ＦＥＴ群３１０はＰチャネルＭＯ
８ＦＥＴ３１１〜３１６から成り、ＮチャネルＭＯ８Ｆ
ＥＴ群３２０はＮチャネルＭＯ８ＦＥＴ３２１〜３２５
を含んで構成する。 ［０００６］また、ＰチャネルＭＯ８ＦＥＴ３１１〜３
１６のソース電極は電源（以下、Ｖｄｄと記す）、ゲー
ト電極はＰＬＡ３００の入力信号の１つであるプリチャ
ージ信号線３５９、トレイン電極はそれぞれデイジット
線３６１〜３６６と接続する。ＡＮＤ回路３４０〜３４
８はプリチャージ信号線３５９、ＰＬＡ３００の入力信
号であるデータ入力信号線３５０〜３５８を入力し、Ｎ
チャネルＭＯ８ＦＥＴ群のＮチャネルＭＯ３ＦＥＴのゲ
ート電極にワード線３７０〜３７６を供給する。Ｎチャ
ネルＭＯ８ＦＥＴ群３３０（７）ＮチャネルＭＯ８ＦＥ
Ｔ（７）ソース電極はグランド（以下、ＧＮＤと記す）
に、ドレイン電極はデイジット線３６１〜３６６のいず
れかに接続する。出力ラッチ部３３０はデイジット線３
６１〜３６６と出力ラッチ部３３０のラッチタイミング
を示す出力ラッチ信号線３８０を入力し、ＰＬＡ３００
の出力信号線である出力信号線３８１〜３８６を出力す
る。 ［０００７］以下、デイジット線３６１に注目し、ＰＬ
Ａ３００の動作について説明する。 ［０００８］プリチヤ一ジ信号線３５９がロウレベルを
示すとき、ＰチャネルＭＯ８ＦＥＴ３１１は導通状態に
なり、デイジット線３６１にＶｄｄ電圧を供給する。こ
のとき、ＡＮＤ回路３４０〜３４８の論理により、デー
タ入力信号線３５０〜３５８のレベルに依らずワード線
３７０〜３７８はロウレベルであり、その結果Ｎチャネ
ルＭＯ８ＦＥＴ３２１〜３２５は遮断状態になるため、
デイジット線３６１はハイレベルにプリチャージされる
。次に、プリチャージ信号線３５９がハイレベルを示す
と、ＰチャネルＭＯ８ＦＥＴ３１１は遮断状態になり、
このときデータ入力信号線３５０〜３５８のいずれかが
ハイレベルであると、ＡＮＤ回路３４０〜３４８の論理
により対応するワード線３７０〜３７８がハイレベルに
なり、対応するＮチャネルＭＯ８ＦＥＴ３２１〜３２５
が導通状態になる。従って、デイジット線３６１はＧＮ
Ｄ電圧が印加され、ハイレベルからロウレベルにディス
チャージされる。また、データ入力信号線３５０〜３５
８が全てロウレベルであると、ワード線３７０〜３７８
は全てロウレベルのままであるため、Ｎチャネル間Ｏ８
ＦＥＴ３２１〜３２５は全て遮断状態のままであり、デ
イジット線３６１はハイレベルの状態を保持する。 ［０００９］デイジツト線３６２〜３６６も同様にして
、そしてデイジット線３６１〜３６６のレベルを出力ラ
ッチ信号線３８０のタイミングでラッチすることにより
、出力信号線３８１〜３８６にレベルを出力する。
ラマブル・ロジック・アレイ（以下ＰＬＡと記す）は集
積度の高い、またプログラマブルな論理回路として、Ｌ
ＳＩの重要な設計手法の一つである。 ［０００３］ ＰＬＡはＡＮＤゲート、ＯＲゲートをア
レイ状に配列したＡＮＤアレイ、ＯＲアレイを構成する
が、回路構成上は、通常、動作速皮の点で有利なＮＯＲ
回路が用いられる。 ［０００４］図３は従来のＰＬＡを示す回路図である。 ［０００５］ ＰＬＡ３００はＰチャネルＭＯ８ＦＥＴ
群３１０、ＮチャネルＭＯ３ＦＥＴ群３２０．ＰＬＡ３
００の出力部である出力ラッチ部３３０、ＰＬＡ３００
の入力部であるＡＮＤ回路３４０〜３４８から成り、更
に、ＰチャネルＭＯ８ＦＥＴ群３１０はＰチャネルＭＯ
８ＦＥＴ３１１〜３１６から成り、ＮチャネルＭＯ８Ｆ
ＥＴ群３２０はＮチャネルＭＯ８ＦＥＴ３２１〜３２５
を含んで構成する。 ［０００６］また、ＰチャネルＭＯ８ＦＥＴ３１１〜３
１６のソース電極は電源（以下、Ｖｄｄと記す）、ゲー
ト電極はＰＬＡ３００の入力信号の１つであるプリチャ
ージ信号線３５９、トレイン電極はそれぞれデイジット
線３６１〜３６６と接続する。ＡＮＤ回路３４０〜３４
８はプリチャージ信号線３５９、ＰＬＡ３００の入力信
号であるデータ入力信号線３５０〜３５８を入力し、Ｎ
チャネルＭＯ８ＦＥＴ群のＮチャネルＭＯ３ＦＥＴのゲ
ート電極にワード線３７０〜３７６を供給する。Ｎチャ
ネルＭＯ８ＦＥＴ群３３０（７）ＮチャネルＭＯ８ＦＥ
Ｔ（７）ソース電極はグランド（以下、ＧＮＤと記す）
に、ドレイン電極はデイジット線３６１〜３６６のいず
れかに接続する。出力ラッチ部３３０はデイジット線３
６１〜３６６と出力ラッチ部３３０のラッチタイミング
を示す出力ラッチ信号線３８０を入力し、ＰＬＡ３００
の出力信号線である出力信号線３８１〜３８６を出力す
る。 ［０００７］以下、デイジット線３６１に注目し、ＰＬ
Ａ３００の動作について説明する。 ［０００８］プリチヤ一ジ信号線３５９がロウレベルを
示すとき、ＰチャネルＭＯ８ＦＥＴ３１１は導通状態に
なり、デイジット線３６１にＶｄｄ電圧を供給する。こ
のとき、ＡＮＤ回路３４０〜３４８の論理により、デー
タ入力信号線３５０〜３５８のレベルに依らずワード線
３７０〜３７８はロウレベルであり、その結果Ｎチャネ
ルＭＯ８ＦＥＴ３２１〜３２５は遮断状態になるため、
デイジット線３６１はハイレベルにプリチャージされる
。次に、プリチャージ信号線３５９がハイレベルを示す
と、ＰチャネルＭＯ８ＦＥＴ３１１は遮断状態になり、
このときデータ入力信号線３５０〜３５８のいずれかが
ハイレベルであると、ＡＮＤ回路３４０〜３４８の論理
により対応するワード線３７０〜３７８がハイレベルに
なり、対応するＮチャネルＭＯ８ＦＥＴ３２１〜３２５
が導通状態になる。従って、デイジット線３６１はＧＮ
Ｄ電圧が印加され、ハイレベルからロウレベルにディス
チャージされる。また、データ入力信号線３５０〜３５
８が全てロウレベルであると、ワード線３７０〜３７８
は全てロウレベルのままであるため、Ｎチャネル間Ｏ８
ＦＥＴ３２１〜３２５は全て遮断状態のままであり、デ
イジット線３６１はハイレベルの状態を保持する。 ［０００９］デイジツト線３６２〜３６６も同様にして
、そしてデイジット線３６１〜３６６のレベルを出力ラ
ッチ信号線３８０のタイミングでラッチすることにより
、出力信号線３８１〜３８６にレベルを出力する。
【００１０】このようにして、ＰＬＡ３００は、デイジ
ット線３６１〜３６６とワード線３７０〜３７８の任意
の交点にＮチャネルＭＯ８ＦＥＴを配列することにより
、データ入力信号線３５０〜３５８に対する出力信号線
３８１〜３８６の論理を設計することができる。 ［００１１］
ット線３６１〜３６６とワード線３７０〜３７８の任意
の交点にＮチャネルＭＯ８ＦＥＴを配列することにより
、データ入力信号線３５０〜３５８に対する出力信号線
３８１〜３８６の論理を設計することができる。 ［００１１］
【発明が解決しようとする課題】上述した従来のダイナ
ミック型論理回路では、ワード線のいずれかがアクティ
ブになると必ずデイジット線がハイレベルからロウレベ
ルにディスチャージされ、その際に発生する電流により
、ダイナミック型論理回路の動作電流が多くなるという
欠点を有している。 ［００１２］
ミック型論理回路では、ワード線のいずれかがアクティ
ブになると必ずデイジット線がハイレベルからロウレベ
ルにディスチャージされ、その際に発生する電流により
、ダイナミック型論理回路の動作電流が多くなるという
欠点を有している。 ［００１２］
【課題を解決するための手段】本発明のダイナミック型
論理回路は、第１の電圧を供給する電源と、第２の電圧
を供給する電源と、複数のデータ入力信号線と、出力信
号となる複数のデイジット線と、前記デイジット線に第
１の電圧を供給する第１のＭＯＳＦＥＴ群と、前記第１
のＭＯＳＦＥＴ群を制御するプリチャージ信号線と、前
記データ入力信号線により制御され前記デイジット線に
第２の電圧を供給する第２のＭＯＳＦＥＴ群とを備え、
前記プリチャージ信号線により予め前記デイジット線に
電荷を蓄積し、前記第２のＭＯＳＦＥＴ群が前記デイジ
ット線に予め蓄積された電荷を操作することにより入力
信号に対する出力信号の論理を決定するダイナミック型
論理回路において、前記データ入力信号線の一部を用い
て、前記プリチャージ信号線による前記第１のＭＯＳＦ
ＥＴ群の前記デイジット線への第１の電圧の供給を禁止
する手段を設けたことを特徴としている。 ［００１３］
論理回路は、第１の電圧を供給する電源と、第２の電圧
を供給する電源と、複数のデータ入力信号線と、出力信
号となる複数のデイジット線と、前記デイジット線に第
１の電圧を供給する第１のＭＯＳＦＥＴ群と、前記第１
のＭＯＳＦＥＴ群を制御するプリチャージ信号線と、前
記データ入力信号線により制御され前記デイジット線に
第２の電圧を供給する第２のＭＯＳＦＥＴ群とを備え、
前記プリチャージ信号線により予め前記デイジット線に
電荷を蓄積し、前記第２のＭＯＳＦＥＴ群が前記デイジ
ット線に予め蓄積された電荷を操作することにより入力
信号に対する出力信号の論理を決定するダイナミック型
論理回路において、前記データ入力信号線の一部を用い
て、前記プリチャージ信号線による前記第１のＭＯＳＦ
ＥＴ群の前記デイジット線への第１の電圧の供給を禁止
する手段を設けたことを特徴としている。 ［００１３］
【実施例】次に、本発明の実施例について図面を用いて
詳細する。 ［００１４］図１は本発明の一実施例を示すＰＬＡの回
路図であり、ＮＯＲ回路で構成している。 ［００１５］ ＰＬＡｌｏｏはＰチャネルＭＯ３ＦＥＴ
群１１０、ＮチャネルＭＯ８ＦＥＴ群１２０．ＰＬＡｌ
ｏｏの出力部である出力ラッチ部１３０．ＰＬＡ１００
の入力部であるＡＮＤ回路１４０〜１４８．ＯＲ回路１
４９から成り、更に、ＰチャネルＭＯ３ＦＥＴ群１１０
はＰチャネル間Ｏ８ＦＥＴ１１１〜１１６から成り、Ｎ
チャネルＭＯ８ＦＥＴ群１２０はＮチャネルＭＯ８ＦＥ
Ｔ１２１〜１２５を含んで構成する。 ［００１６］また、ＰチャネルＭＯ８ＦＥＴ１１２〜１
１４のソース電極はＶｄｄ、ゲート電極はＰＬＡｌｏｏ
の入力信号の１つである第１のプリチャージ信号線１５
９、トレイン電極はそれぞれデイジット線１６２〜１６
４と接続し、ＰチャネルＭＯ８ＦＥＴ１１１，１１５゜
１１６のソース電極はＶｄｄ、ドレイン電極はそれぞれ
デイジット線１６１，１６５，１６６と接続する。ＡＮ
Ｄ回路１４０〜１４８はプリチャージ信号線１５９、Ｐ
ＬＡｌｏｏの入力信号であるデータ入力信号線１５０〜
１５８を入力し、ＮチャネルＭＯ８ＦＥＴ群のＮチャネ
ルＭＯ８ＦＥＴのゲート電極にワード線１７０〜１７６
を供給する。ＯＲ回路１４９は第１のプリチャージ信号
線１５９とデータ入力信号線１５０を入力とし、その出
力信号として第２のプリチャージ信号線１９０をＰチャ
ネルＭＯ３ＦＥＴＩＩＩ、１１５，１１６のゲート電極
に供給する。ＮチャネルＭＯ８ＦＥＴ群１３０のＮチャ
ネルＭＯ８ＦＥＴのソース電極はＧＮＤに、トレイン電
極はデイジット線１６１〜１６６のいずれかに接続する
。出力ラッチ部１３０はデイジット線１６１〜１６６と
出力ラッチ部１３０のラッチタイミングを示す出力ラッ
チ信号線１８０を入力し、ＰＬＡｌｏｏの出力信号であ
る出力信号線１８１〜１８６を出力する。 ［００１７１以下、デイジット線１６１に注目し、ＰＬ
Ａｌｏｏの動作について説明する。 ［００１８］第１のプリチャージ信号線１５９がロウレ
ベルを示しかつ、データ入力信号線１５０がロウレベル
を示すとき、ＯＲ回路１４９の論理により第２のプリチ
ャージ信号線１９０はロウレベルとなり、その結果Ｐチ
ャネルＭＯ８ＦＥＴＩ １１は導通状態になりデイジッ
ト線１６１にＶｄｄを供給する。このとき、ＡＮＤ回路
１４０の論理によに、データ入力信号線１５０〜１５８
のレベルに依らずワード線１７０〜１７８はロウレベル
であり、ＮチャネルＭＯ８ＦＥＴ１２１は遮断状態にな
るため、デイジット線１６１はハイレベルにプリチャー
ジされる。 ［００１９１次に、データ入力信号線１５０はロウレベ
ルのままでプリチャージ信号線１５９がハイレベルを示
すと、ＰチャネルＭＯ８ＦＥＴＩ １１は遮断状態にな
り、このときデータ入力信号線１５１〜１５８のいずれ
かがハイレベルであると、ＡＮＤ回路１４１〜１４８の
論理により対応するワード線１７１〜１７８がハイレベ
ルになる。その結果ハイレベルに変化したワード線１７
１〜１７８に対応するＮチャネルＭＯ８ＦＥＴ１２２〜
１２５が導通状態になる。従って、デイジット線１６１
はＧＮＤが印加され、ハイレベルからロウレベルにディ
スチャージされる。 ［００２０１また、データ入力信号線１５１〜１５８が
全てロウレベルであると、ワード線１７１〜１７８は全
てロウレベルのままであるため、ＮチャネルＭＯ８ＦＥ
Ｔ１２１〜１２５は全て遮断状態であり、デイジット線
１６１はプリチャージによるハイレベルの状態を保持す
る。 ［００２１］一方、第１のプリチャージ信号線１５９が
ロウレベルを示し、かつ、データ入力信号線１５０がハ
イレベルを示すとき、第２のプリチャージ信号線１９０
はハイレベルとなりＰチャネルＭＯ８ＦＥＴＩ １１は
遮断状態であるためデイジット線１６１はプリチャージ
されず、プリチャージ信号線１５９がハイレベルになる
以前のレベルを保持する。 ［００２２］次に、データ入力信号線１５０がハイレベ
ルのまま、第１のプリチャージ信号線１５９はハイレベ
ルになると、第２のプリチャージ信号線１９０がハイレ
ベルを示し、ワード線１７０がハイレベルになるためデ
イジット線１６１はＧＮＤ電圧が印加される。 ［００２３］デイジット線１６５，１６６も同様にして
、またデイジット線１６２〜１６４のプリチャージは第
１のプリチャージ信号線１５９が行うことで、入力デー
タ信号線１５０〜１５８に対するデイジット線１６２〜
１６４のレベルを出力ラッチ部１３０に出力し、それを
出力ラッチ部１３０において出力ラッチ信号線１８０の
タイミングでラッチし、出力信号線１８１〜１８６にレ
ベルを出力する。 ［００２４］ このようにして、ＰＬＡｌｏｏは、デイ
ジット線１６１〜１６６とワード線１７０〜１７８の任
意の交点にＮチャネルＭＯ８ＦＥＴを配列することによ
リ、データ入力信号線１５０〜１５８に対する出力信号
線１８１〜１８６の論理を設計することができる。 ［００２５］次に、本発明の第２の実施例のダイナミッ
ク型論理回路について図２を参照して説明する。 ［００２６］本実施例では、ＮＯＲ回路で構成するＰＬ
Ａを説明する。 ［００２７］ ＰＬＡ２００はＰチャネルＭＯ８ＦＥＴ
群２１０、ＮチャネルＭＯ８ＦＥＴ群１２０．ＰＬＡ２
００の出力部である出力ラッチ部１３０．ＰＬＡ１００
の入力部であるＡＮＤ回路１４０〜１４８．インバータ
回路２４９から成り、更に、ＰチャネルＭＯ８ＦＥＴ群
２１０はＰチャネル間Ｏ８ＦＥＴ２１１〜２１９から成
り、ＮチャネルＭＯ８ＦＥＴ群１２０はＮチャネルＭｏ
８ＦＥＴ１２１〜１２５を含んで構成する。 ［００２８］また、ＰチャネルＭＯ８ＦＥＴ２１２〜２
１４のソース電極はＶｄｄ、ゲート電極はＰＬＡｌｏｏ
の入力信号の１つであるプリチャージ信号線２５９、ド
レイン電極はそれぞれデイジット線１６２〜１６４と接
続し、ＰチャネルＭＯ８ＦＥＴ２１１，２１５，２１６
のソース電極はＶｄｄ、ゲート電極はプリチャージ信号
線２５９と接続し、ＰチャネルＭＯ８ＦＥＴ２１７〜２
１９のソース電極はそれぞれＰチャネルＭＯ８ＦＥＴ２
１１．２１５，２１６のドレイン電極と、ゲート電極は
ＰＬＡ２００の入力信号線であるデータ入力信号線１５
０と、トレイン電極はデイジット線１６１，１６５，１
６６と接続する。ＡＮＤ回路１４０〜１４８はプリチャ
ージ信号線１５９と、ＰＬＡｌｏｏの入力信号であるデ
ータ入力信号線１５０〜１５８を入力し、ＮチャネルＭ
ｏ３ＦＥＴ ワード線１７０〜１７６を供給する。ＮチャネルＭｏ８
ＦＥＴ はＧＮＤに、ドレイン電極はデイジット線１６１〜１６
６のいずれかに接続する。出力ラッチ部１３０はデイジ
ット線１６１〜１６６と出力ラッチ部１３０のラッチタ
イミングを示す出力ラッチ信号線１８０を入力し、ＰＬ
Ａｌｏｏの出力信号である出力信号線１８１〜１８６を
出力する。 ［０ ０ ２ ９］以下、デイジット線１６１に注目し
、ＰＬＡ２００の動作について説明する。 ［０ ０ ３ ０１プリチヤ一ジ信号線２５９がロウレ
ベルを示しかつ、データ入力信号線１５０がロウレベル
を示すとき、ＰチャネルＭＯ８ＦＥＴ２１ １，２１７
は共に導通状態になりデイジット線１６１にＶｄｄを供
給する。 このとき、ＡＮＤ回路１４０の論理により、データ入力
信号線１５０〜１５８のレベルに依らずＮチャネルＭｏ
８ＦＥＴ１２１は遮断状態になるため、デイジット線１
６１はハイレベルにプリチャージされる。 ［０ ０ ３ １１次に、データ入力信号線１５０はロ
ウレベルのままで、プリチャージ信号線２５９がハイレ
ベルになると、ＰチャネルＭＯ８ＦＥＴ２１ １は遮断
状態になり、このときデータ入力信号線１５１〜１５８
のいずれかがハイレベルであると、ＡＮＤ回路１４１〜
１４８の論理により対応するワード線１７１〜１７８が
ハイレベルになる。その結果ハイレベルに変化したワー
ド線１７１〜１７８に対応するＮチャネルＭｏ８ＦＥＴ
１２２〜１２５が導通状態になる。従って、デイジット
線１６１はＧＮＤが印加され、ハイレベルからロウレベ
ルにディスチャージされる。 ［０ ０ ３ ２］また、データ入力信号線１５１〜１
５８が全てロウレベルであると、ワード線１７１〜１７
８は全てロウレベルのままであるため、ＮチャネルＭｏ
８ＦＥＴ１２１〜１２５は全て遮断状態であり、デイジ
ット線１６１はプリチャージによるハイレベルの状態を
保持する。 ［０ ０ ３ ３］一方、プリチャージ信号線２５９が
ロウレベルを示し、かつデータ入力信号線１５０がハイ
レベルを示すとき、ＰチャネルＭＯ８ＦＥＴ２１１は導
通状態になるが、ＰチャネルＭＯ３ＦＥＴ２１７は遮断
状態であるためデイジット線１６１はプリチャージされ
ず、プリチャージ信号線１５９がハイレベルになる以前
のレベルを保持する。 ［０ ０ ３ ４１次に、プリチャージ信号線２５９が
ハイレベルを示すと、ワード線１７０がハイレベルにな
りデイジット線１６１はＧＮＤ電圧が印加される。 ［０ ０ ３ ５］デイジット線１６５，１６６も同様
にして、またデイジット線１６２〜１６４のプリチャー
ジはプリチャージ信号線２５９が行うことで、入力デー
タ信号線１５０〜１５８に対するデイジット線１６２〜
１６４のレベルを出力ラッチ部１３０に出力し、それを
出力ラッチ部１３０において出力ラッチ信号線１８０の
タイミングでラッチし、出力信号線１８１〜１８６にレ
ベルを出力する。 ［０ ０ ３ ６］ このようにして、ＰＬＡ２００は
、第１の実施例同様、デイジット線１６１〜１６６とワ
ード線１７０〜１７８の任意の交点にＮチャネルＭｏ８
ＦＥＴを配列することにより、データ入力信号線１５０
〜１５８に対する出力信号線１８１〜１８６の論理を設
計することができる。 ［０ ０ ３ ７］次に、本発明の第３の実施例を図４
を用いて説明する。 ［０ ０ ３ ８］ダイナミック型論理回路４００はＰ
チャネルＭＯ８ＦＥＴ群４１０，ＮチャネルＭｏ５ＦＥ
Ｔ群４２０、ＮチャネルＭｏ８ＦＥＴ 選択するデイジットセレクト部４６７、ダイナミック型
論理回路４００の出力部である出力ラッチ部４３０、ダ
イナミック型論理回路４００の入力部であるＡＮＤ回路
４４０〜４４７、インバータ回路４４８、ＯＲ回路４４
９、４９１から成り、更に、ＰチャネルＭＯ３ＦＥＴ群
４１０はＮチャネルＭｏ８ＦＥＴ４１１〜４１６から成
り、ＮチャネルＭｏ８ＦＥＴ ５ＦＥＴ４２１〜４２９を含んで構成し、デイジットセ
レクト部４６７はＮチャネルＭＯ８ＦＥＴ４９３〜４９
８で構成する。 ［００３９］また、ＯＲ回路４４９は、ダイナミック型
論理回路４００の入力信号である第１のプリチャージ信
号線４９２とデータ入力信号線４５８を入力し、Ｐチャ
ネルＭＯ８ＦＥＴ４１１，４１３，４１５のゲート電極
に第２のプリチャージ信号線４５９を出力し、ＯＲ回路
４９１は、第１のプリチャージ信号線４９２とデータ入
力信号線４５８を入力し、Ｐチャネル間Ｏ８ＦＥＴ４１
２．４１４，４１６のゲート電極に第３のプリチャージ
信号線４９０を出力する。ＰチャネルＭＯ８ＦＥＴ４１
１〜４１６のソース電極はＶｄｄと、ゲート電極は第２
のプリチャージ信号線４５９、あるいは第３のプリチャ
ージ信号線４９０と、ドレイン電極はそれぞれデイジッ
ト線４６１〜４６６と接続している。ＡＮＤ回路４４０
〜４４７は第１のプリチャージ信号線４９２とデータ入
力信号線４５０〜４５７を入力し、ＮチャネルＭＯ８Ｆ
ＥＴ群のＮチャネルＭＯ８ＦＥＴのゲート電極にワード
線４７０〜４７７を出力する。ＮチャネルＭＯ８ＦＥＴ
群４２０のＮチャネルＭＯ８ＦＥＴのソース電極はＧＮ
Ｄに、トレイン電極はデイジット線４６１〜４６６のい
ずれかに接続する。インバータ回路４４８はデータ入力
信号線４５８を入力し、ＮチャネルＭＯ８ＦＥＴ４９３
．４９５，４９７のゲート電極にデイジットセレクト線
４７８を出力する。データ入力信号線４５８はＰチャネ
ルＭＯ８ＦＥＴ４９４，４９６，４９８のゲート電極に
入力されている。ＮチャネルＭＯ８ＦＥＴ４９３〜４９
８のソース電極はデイジット線４６１〜４６６と接続し
ており、ＮチャネルＭＯ８ＦＥＴ４９３とＮチャネルＭ
Ｏ８ＦＥＴ４９４、ＮチャネルＭＯ８ＦＥＴ４９５とＮ
チャネルＭＯ８ＦＥＴ４９６、ＮチャネルＭＯ８ＦＥＴ
４９７とＮチャネルＭＯ８ＦＥＴ４９８のトレイン電極
は互いに接続され、さらに出力ラッチ部４３０と接続す
る。出力ラッチ部４３０のラッチタイミングを示す出力
ラッチ信号線４８０を入力し、ダイナミック型論理回路
４００の出力信号である出力信号線４８１〜４８３を出
力する。
詳細する。 ［００１４］図１は本発明の一実施例を示すＰＬＡの回
路図であり、ＮＯＲ回路で構成している。 ［００１５］ ＰＬＡｌｏｏはＰチャネルＭＯ３ＦＥＴ
群１１０、ＮチャネルＭＯ８ＦＥＴ群１２０．ＰＬＡｌ
ｏｏの出力部である出力ラッチ部１３０．ＰＬＡ１００
の入力部であるＡＮＤ回路１４０〜１４８．ＯＲ回路１
４９から成り、更に、ＰチャネルＭＯ３ＦＥＴ群１１０
はＰチャネル間Ｏ８ＦＥＴ１１１〜１１６から成り、Ｎ
チャネルＭＯ８ＦＥＴ群１２０はＮチャネルＭＯ８ＦＥ
Ｔ１２１〜１２５を含んで構成する。 ［００１６］また、ＰチャネルＭＯ８ＦＥＴ１１２〜１
１４のソース電極はＶｄｄ、ゲート電極はＰＬＡｌｏｏ
の入力信号の１つである第１のプリチャージ信号線１５
９、トレイン電極はそれぞれデイジット線１６２〜１６
４と接続し、ＰチャネルＭＯ８ＦＥＴ１１１，１１５゜
１１６のソース電極はＶｄｄ、ドレイン電極はそれぞれ
デイジット線１６１，１６５，１６６と接続する。ＡＮ
Ｄ回路１４０〜１４８はプリチャージ信号線１５９、Ｐ
ＬＡｌｏｏの入力信号であるデータ入力信号線１５０〜
１５８を入力し、ＮチャネルＭＯ８ＦＥＴ群のＮチャネ
ルＭＯ８ＦＥＴのゲート電極にワード線１７０〜１７６
を供給する。ＯＲ回路１４９は第１のプリチャージ信号
線１５９とデータ入力信号線１５０を入力とし、その出
力信号として第２のプリチャージ信号線１９０をＰチャ
ネルＭＯ３ＦＥＴＩＩＩ、１１５，１１６のゲート電極
に供給する。ＮチャネルＭＯ８ＦＥＴ群１３０のＮチャ
ネルＭＯ８ＦＥＴのソース電極はＧＮＤに、トレイン電
極はデイジット線１６１〜１６６のいずれかに接続する
。出力ラッチ部１３０はデイジット線１６１〜１６６と
出力ラッチ部１３０のラッチタイミングを示す出力ラッ
チ信号線１８０を入力し、ＰＬＡｌｏｏの出力信号であ
る出力信号線１８１〜１８６を出力する。 ［００１７１以下、デイジット線１６１に注目し、ＰＬ
Ａｌｏｏの動作について説明する。 ［００１８］第１のプリチャージ信号線１５９がロウレ
ベルを示しかつ、データ入力信号線１５０がロウレベル
を示すとき、ＯＲ回路１４９の論理により第２のプリチ
ャージ信号線１９０はロウレベルとなり、その結果Ｐチ
ャネルＭＯ８ＦＥＴＩ １１は導通状態になりデイジッ
ト線１６１にＶｄｄを供給する。このとき、ＡＮＤ回路
１４０の論理によに、データ入力信号線１５０〜１５８
のレベルに依らずワード線１７０〜１７８はロウレベル
であり、ＮチャネルＭＯ８ＦＥＴ１２１は遮断状態にな
るため、デイジット線１６１はハイレベルにプリチャー
ジされる。 ［００１９１次に、データ入力信号線１５０はロウレベ
ルのままでプリチャージ信号線１５９がハイレベルを示
すと、ＰチャネルＭＯ８ＦＥＴＩ １１は遮断状態にな
り、このときデータ入力信号線１５１〜１５８のいずれ
かがハイレベルであると、ＡＮＤ回路１４１〜１４８の
論理により対応するワード線１７１〜１７８がハイレベ
ルになる。その結果ハイレベルに変化したワード線１７
１〜１７８に対応するＮチャネルＭＯ８ＦＥＴ１２２〜
１２５が導通状態になる。従って、デイジット線１６１
はＧＮＤが印加され、ハイレベルからロウレベルにディ
スチャージされる。 ［００２０１また、データ入力信号線１５１〜１５８が
全てロウレベルであると、ワード線１７１〜１７８は全
てロウレベルのままであるため、ＮチャネルＭＯ８ＦＥ
Ｔ１２１〜１２５は全て遮断状態であり、デイジット線
１６１はプリチャージによるハイレベルの状態を保持す
る。 ［００２１］一方、第１のプリチャージ信号線１５９が
ロウレベルを示し、かつ、データ入力信号線１５０がハ
イレベルを示すとき、第２のプリチャージ信号線１９０
はハイレベルとなりＰチャネルＭＯ８ＦＥＴＩ １１は
遮断状態であるためデイジット線１６１はプリチャージ
されず、プリチャージ信号線１５９がハイレベルになる
以前のレベルを保持する。 ［００２２］次に、データ入力信号線１５０がハイレベ
ルのまま、第１のプリチャージ信号線１５９はハイレベ
ルになると、第２のプリチャージ信号線１９０がハイレ
ベルを示し、ワード線１７０がハイレベルになるためデ
イジット線１６１はＧＮＤ電圧が印加される。 ［００２３］デイジット線１６５，１６６も同様にして
、またデイジット線１６２〜１６４のプリチャージは第
１のプリチャージ信号線１５９が行うことで、入力デー
タ信号線１５０〜１５８に対するデイジット線１６２〜
１６４のレベルを出力ラッチ部１３０に出力し、それを
出力ラッチ部１３０において出力ラッチ信号線１８０の
タイミングでラッチし、出力信号線１８１〜１８６にレ
ベルを出力する。 ［００２４］ このようにして、ＰＬＡｌｏｏは、デイ
ジット線１６１〜１６６とワード線１７０〜１７８の任
意の交点にＮチャネルＭＯ８ＦＥＴを配列することによ
リ、データ入力信号線１５０〜１５８に対する出力信号
線１８１〜１８６の論理を設計することができる。 ［００２５］次に、本発明の第２の実施例のダイナミッ
ク型論理回路について図２を参照して説明する。 ［００２６］本実施例では、ＮＯＲ回路で構成するＰＬ
Ａを説明する。 ［００２７］ ＰＬＡ２００はＰチャネルＭＯ８ＦＥＴ
群２１０、ＮチャネルＭＯ８ＦＥＴ群１２０．ＰＬＡ２
００の出力部である出力ラッチ部１３０．ＰＬＡ１００
の入力部であるＡＮＤ回路１４０〜１４８．インバータ
回路２４９から成り、更に、ＰチャネルＭＯ８ＦＥＴ群
２１０はＰチャネル間Ｏ８ＦＥＴ２１１〜２１９から成
り、ＮチャネルＭＯ８ＦＥＴ群１２０はＮチャネルＭｏ
８ＦＥＴ１２１〜１２５を含んで構成する。 ［００２８］また、ＰチャネルＭＯ８ＦＥＴ２１２〜２
１４のソース電極はＶｄｄ、ゲート電極はＰＬＡｌｏｏ
の入力信号の１つであるプリチャージ信号線２５９、ド
レイン電極はそれぞれデイジット線１６２〜１６４と接
続し、ＰチャネルＭＯ８ＦＥＴ２１１，２１５，２１６
のソース電極はＶｄｄ、ゲート電極はプリチャージ信号
線２５９と接続し、ＰチャネルＭＯ８ＦＥＴ２１７〜２
１９のソース電極はそれぞれＰチャネルＭＯ８ＦＥＴ２
１１．２１５，２１６のドレイン電極と、ゲート電極は
ＰＬＡ２００の入力信号線であるデータ入力信号線１５
０と、トレイン電極はデイジット線１６１，１６５，１
６６と接続する。ＡＮＤ回路１４０〜１４８はプリチャ
ージ信号線１５９と、ＰＬＡｌｏｏの入力信号であるデ
ータ入力信号線１５０〜１５８を入力し、ＮチャネルＭ
ｏ３ＦＥＴ ワード線１７０〜１７６を供給する。ＮチャネルＭｏ８
ＦＥＴ はＧＮＤに、ドレイン電極はデイジット線１６１〜１６
６のいずれかに接続する。出力ラッチ部１３０はデイジ
ット線１６１〜１６６と出力ラッチ部１３０のラッチタ
イミングを示す出力ラッチ信号線１８０を入力し、ＰＬ
Ａｌｏｏの出力信号である出力信号線１８１〜１８６を
出力する。 ［０ ０ ２ ９］以下、デイジット線１６１に注目し
、ＰＬＡ２００の動作について説明する。 ［０ ０ ３ ０１プリチヤ一ジ信号線２５９がロウレ
ベルを示しかつ、データ入力信号線１５０がロウレベル
を示すとき、ＰチャネルＭＯ８ＦＥＴ２１ １，２１７
は共に導通状態になりデイジット線１６１にＶｄｄを供
給する。 このとき、ＡＮＤ回路１４０の論理により、データ入力
信号線１５０〜１５８のレベルに依らずＮチャネルＭｏ
８ＦＥＴ１２１は遮断状態になるため、デイジット線１
６１はハイレベルにプリチャージされる。 ［０ ０ ３ １１次に、データ入力信号線１５０はロ
ウレベルのままで、プリチャージ信号線２５９がハイレ
ベルになると、ＰチャネルＭＯ８ＦＥＴ２１ １は遮断
状態になり、このときデータ入力信号線１５１〜１５８
のいずれかがハイレベルであると、ＡＮＤ回路１４１〜
１４８の論理により対応するワード線１７１〜１７８が
ハイレベルになる。その結果ハイレベルに変化したワー
ド線１７１〜１７８に対応するＮチャネルＭｏ８ＦＥＴ
１２２〜１２５が導通状態になる。従って、デイジット
線１６１はＧＮＤが印加され、ハイレベルからロウレベ
ルにディスチャージされる。 ［０ ０ ３ ２］また、データ入力信号線１５１〜１
５８が全てロウレベルであると、ワード線１７１〜１７
８は全てロウレベルのままであるため、ＮチャネルＭｏ
８ＦＥＴ１２１〜１２５は全て遮断状態であり、デイジ
ット線１６１はプリチャージによるハイレベルの状態を
保持する。 ［０ ０ ３ ３］一方、プリチャージ信号線２５９が
ロウレベルを示し、かつデータ入力信号線１５０がハイ
レベルを示すとき、ＰチャネルＭＯ８ＦＥＴ２１１は導
通状態になるが、ＰチャネルＭＯ３ＦＥＴ２１７は遮断
状態であるためデイジット線１６１はプリチャージされ
ず、プリチャージ信号線１５９がハイレベルになる以前
のレベルを保持する。 ［０ ０ ３ ４１次に、プリチャージ信号線２５９が
ハイレベルを示すと、ワード線１７０がハイレベルにな
りデイジット線１６１はＧＮＤ電圧が印加される。 ［０ ０ ３ ５］デイジット線１６５，１６６も同様
にして、またデイジット線１６２〜１６４のプリチャー
ジはプリチャージ信号線２５９が行うことで、入力デー
タ信号線１５０〜１５８に対するデイジット線１６２〜
１６４のレベルを出力ラッチ部１３０に出力し、それを
出力ラッチ部１３０において出力ラッチ信号線１８０の
タイミングでラッチし、出力信号線１８１〜１８６にレ
ベルを出力する。 ［０ ０ ３ ６］ このようにして、ＰＬＡ２００は
、第１の実施例同様、デイジット線１６１〜１６６とワ
ード線１７０〜１７８の任意の交点にＮチャネルＭｏ８
ＦＥＴを配列することにより、データ入力信号線１５０
〜１５８に対する出力信号線１８１〜１８６の論理を設
計することができる。 ［０ ０ ３ ７］次に、本発明の第３の実施例を図４
を用いて説明する。 ［０ ０ ３ ８］ダイナミック型論理回路４００はＰ
チャネルＭＯ８ＦＥＴ群４１０，ＮチャネルＭｏ５ＦＥ
Ｔ群４２０、ＮチャネルＭｏ８ＦＥＴ 選択するデイジットセレクト部４６７、ダイナミック型
論理回路４００の出力部である出力ラッチ部４３０、ダ
イナミック型論理回路４００の入力部であるＡＮＤ回路
４４０〜４４７、インバータ回路４４８、ＯＲ回路４４
９、４９１から成り、更に、ＰチャネルＭＯ３ＦＥＴ群
４１０はＮチャネルＭｏ８ＦＥＴ４１１〜４１６から成
り、ＮチャネルＭｏ８ＦＥＴ ５ＦＥＴ４２１〜４２９を含んで構成し、デイジットセ
レクト部４６７はＮチャネルＭＯ８ＦＥＴ４９３〜４９
８で構成する。 ［００３９］また、ＯＲ回路４４９は、ダイナミック型
論理回路４００の入力信号である第１のプリチャージ信
号線４９２とデータ入力信号線４５８を入力し、Ｐチャ
ネルＭＯ８ＦＥＴ４１１，４１３，４１５のゲート電極
に第２のプリチャージ信号線４５９を出力し、ＯＲ回路
４９１は、第１のプリチャージ信号線４９２とデータ入
力信号線４５８を入力し、Ｐチャネル間Ｏ８ＦＥＴ４１
２．４１４，４１６のゲート電極に第３のプリチャージ
信号線４９０を出力する。ＰチャネルＭＯ８ＦＥＴ４１
１〜４１６のソース電極はＶｄｄと、ゲート電極は第２
のプリチャージ信号線４５９、あるいは第３のプリチャ
ージ信号線４９０と、ドレイン電極はそれぞれデイジッ
ト線４６１〜４６６と接続している。ＡＮＤ回路４４０
〜４４７は第１のプリチャージ信号線４９２とデータ入
力信号線４５０〜４５７を入力し、ＮチャネルＭＯ８Ｆ
ＥＴ群のＮチャネルＭＯ８ＦＥＴのゲート電極にワード
線４７０〜４７７を出力する。ＮチャネルＭＯ８ＦＥＴ
群４２０のＮチャネルＭＯ８ＦＥＴのソース電極はＧＮ
Ｄに、トレイン電極はデイジット線４６１〜４６６のい
ずれかに接続する。インバータ回路４４８はデータ入力
信号線４５８を入力し、ＮチャネルＭＯ８ＦＥＴ４９３
．４９５，４９７のゲート電極にデイジットセレクト線
４７８を出力する。データ入力信号線４５８はＰチャネ
ルＭＯ８ＦＥＴ４９４，４９６，４９８のゲート電極に
入力されている。ＮチャネルＭＯ８ＦＥＴ４９３〜４９
８のソース電極はデイジット線４６１〜４６６と接続し
ており、ＮチャネルＭＯ８ＦＥＴ４９３とＮチャネルＭ
Ｏ８ＦＥＴ４９４、ＮチャネルＭＯ８ＦＥＴ４９５とＮ
チャネルＭＯ８ＦＥＴ４９６、ＮチャネルＭＯ８ＦＥＴ
４９７とＮチャネルＭＯ８ＦＥＴ４９８のトレイン電極
は互いに接続され、さらに出力ラッチ部４３０と接続す
る。出力ラッチ部４３０のラッチタイミングを示す出力
ラッチ信号線４８０を入力し、ダイナミック型論理回路
４００の出力信号である出力信号線４８１〜４８３を出
力する。
【００４０】以下、デイジット線４６１，４６２に注目
し、ダイナミック型論理回路４００の動作について説明
する。 ［００４１１第１のプリチャージ信号線４９２がロウレ
ベルを示し、かつ、データ入力信号線４５８がロウレベ
ルを示すとき、ＯＲ回路４４９，４９１の論理により第
２のプリチャージ信号線４５９はロウレベル、第３のプ
リチャージ信号線４９０はハイレベルとなる。その結果
、ＰチャネルＭＯ８ＦＥＴ４１１は導通状態になりデイ
ジット線４６１にＶｄｄを供給する。このとき、ＡＮＤ
回路４４０〜４４７の論理により、データ入力信号線４
５０〜４４７のレベルに依らずワード線４７０〜４７７
はロウレベルであり、ＮチャネルＭＯ８ＦＥＴ４２１〜
４２５は遮断状態になるため、デイジット線４６１はハ
イレベルにプリチャージされる。一方、Ｐチャネル間Ｏ
８ＦＥＴ４１２は遮断状態になり、ＮチャネルＭＯ８Ｆ
ＥＴ４２６〜４２９が遮断状態であるため、デイジット
線４６２はプリチャージ信号線４９２がロウレベルにな
る以前のレベルを保持する。 ［００４２１次に、データ入力信号線４５８はロウレベ
ルのままで第１のプリチャージ信号線４９２がハイレベ
ルを示すと、ＰチャネルＭＯ３ＦＥＴ４１１は遮断状態
になり、このときデータ入力信号線４５０，４５１，４
５２．４５３，４５７のいずれかがハイレベルであると
、ＡＮＤ回路４４０，４４１，４４２，４４３，４４７
の論理により対応するワード線４７０，４７１，４７２
．４７３，４７７がハイレベルになる。その結果、ハイ
レベルに変化したワード線４７０，４７１，４７２゜４
７３．４７７に対応するＮチャネルＭＯ８ＦＥＴ４２１
〜４２５が導通状態になる。従って、デイジット線４６
１はＧＮＤが印加され、プリチャージによるハイレベル
からロウレベルにディスチャージされる。デイジット線
４６２に関してもデータ入力信号線４５３，４５５゜４
５６．４５７のいずれかがハイレベルであると、ＧＮＤ
が印加されロウレベルになる。 ［００４３］逆に、データ入力信号線４５０，４５１゜
４５２．４５３，４５７の全てがロウレベルのときＮチ
ャネルＭＯ８ＦＥＴ４２１〜４２５は全て遮断状態であ
り、デイジット線４６１はプリチャージによるハイレベ
ルの状態を保持する。またデータ入力信号線４５３，４
５５．４５６，４５７の全てがロウレベルのときデイジ
ット線４６２はプリチャージ信号線４９２がロウレベル
になる以前のレベルを保持する。 ［００４４］ ここで、デイジットセレクト部４６７に
おいて、データ入力信号線４５８はロウレベルなので、
ＮチャネルＭＯ８ＦＥＴ４９４は遮断状態であり、また
、インバータ回路４４８の出力はハイレベルなので、Ｎ
チャネルＭＯ８ＦＥＴ４９３は導通状態であるためデイ
ジット線４６１が選択され、出力ラッチ部４３０にその
レベルが出力される。 ［００４５］一方、第１のプリチャージ信号線４９２が
ロウレベルを示したとき、データ入力信号線４５８がハ
イレベルを示す場合には、デイジット線４６２がプリチ
ャージされ、またデイジット線４６１はプリチャージさ
れず、第１のプリチャージ信号線４９２がロウレベルを
示す以前のレベルを保持する。また、デイジットセレク
ト部４６７においてはデイジット線４６２が選択される
ので、第１のプリチャージ信号線４９２がハイレベルを
しめしたとき、データ入力信号線４５３，４５５，４５
６．４５７のいずれかがハイレベルの場合、出力ラッチ
部４３０にはロウレベルが、データ入力信号４３０には
ハイレベルが出力される。 ［００４６］デイジツト線４６３〜４６６も同様にして
、入力データ信号線４５０〜４５８に対するデイジット
線４６１〜４６６のレベルを出力ラッチ部４３０に出力
し、それを出力ラッチ部４３０において出力ラッチ信号
線４８０のタイミングでラッチし、出力信号線４８１〜
４８３に出力する。 ［００４７］ このようにして、ダイナミック型論理回
路４００は、デイジット線４６１〜４６６とワード線４
７０〜４７７の任意の交点にＮチャネルＭＯ８ＦＥＴを
配列することにより、データ入力信号線４５０〜４５８
に対する出力信号線４８１〜４８３の論理を設計するこ
とができる。 ［００４８］
し、ダイナミック型論理回路４００の動作について説明
する。 ［００４１１第１のプリチャージ信号線４９２がロウレ
ベルを示し、かつ、データ入力信号線４５８がロウレベ
ルを示すとき、ＯＲ回路４４９，４９１の論理により第
２のプリチャージ信号線４５９はロウレベル、第３のプ
リチャージ信号線４９０はハイレベルとなる。その結果
、ＰチャネルＭＯ８ＦＥＴ４１１は導通状態になりデイ
ジット線４６１にＶｄｄを供給する。このとき、ＡＮＤ
回路４４０〜４４７の論理により、データ入力信号線４
５０〜４４７のレベルに依らずワード線４７０〜４７７
はロウレベルであり、ＮチャネルＭＯ８ＦＥＴ４２１〜
４２５は遮断状態になるため、デイジット線４６１はハ
イレベルにプリチャージされる。一方、Ｐチャネル間Ｏ
８ＦＥＴ４１２は遮断状態になり、ＮチャネルＭＯ８Ｆ
ＥＴ４２６〜４２９が遮断状態であるため、デイジット
線４６２はプリチャージ信号線４９２がロウレベルにな
る以前のレベルを保持する。 ［００４２１次に、データ入力信号線４５８はロウレベ
ルのままで第１のプリチャージ信号線４９２がハイレベ
ルを示すと、ＰチャネルＭＯ３ＦＥＴ４１１は遮断状態
になり、このときデータ入力信号線４５０，４５１，４
５２．４５３，４５７のいずれかがハイレベルであると
、ＡＮＤ回路４４０，４４１，４４２，４４３，４４７
の論理により対応するワード線４７０，４７１，４７２
．４７３，４７７がハイレベルになる。その結果、ハイ
レベルに変化したワード線４７０，４７１，４７２゜４
７３．４７７に対応するＮチャネルＭＯ８ＦＥＴ４２１
〜４２５が導通状態になる。従って、デイジット線４６
１はＧＮＤが印加され、プリチャージによるハイレベル
からロウレベルにディスチャージされる。デイジット線
４６２に関してもデータ入力信号線４５３，４５５゜４
５６．４５７のいずれかがハイレベルであると、ＧＮＤ
が印加されロウレベルになる。 ［００４３］逆に、データ入力信号線４５０，４５１゜
４５２．４５３，４５７の全てがロウレベルのときＮチ
ャネルＭＯ８ＦＥＴ４２１〜４２５は全て遮断状態であ
り、デイジット線４６１はプリチャージによるハイレベ
ルの状態を保持する。またデータ入力信号線４５３，４
５５．４５６，４５７の全てがロウレベルのときデイジ
ット線４６２はプリチャージ信号線４９２がロウレベル
になる以前のレベルを保持する。 ［００４４］ ここで、デイジットセレクト部４６７に
おいて、データ入力信号線４５８はロウレベルなので、
ＮチャネルＭＯ８ＦＥＴ４９４は遮断状態であり、また
、インバータ回路４４８の出力はハイレベルなので、Ｎ
チャネルＭＯ８ＦＥＴ４９３は導通状態であるためデイ
ジット線４６１が選択され、出力ラッチ部４３０にその
レベルが出力される。 ［００４５］一方、第１のプリチャージ信号線４９２が
ロウレベルを示したとき、データ入力信号線４５８がハ
イレベルを示す場合には、デイジット線４６２がプリチ
ャージされ、またデイジット線４６１はプリチャージさ
れず、第１のプリチャージ信号線４９２がロウレベルを
示す以前のレベルを保持する。また、デイジットセレク
ト部４６７においてはデイジット線４６２が選択される
ので、第１のプリチャージ信号線４９２がハイレベルを
しめしたとき、データ入力信号線４５３，４５５，４５
６．４５７のいずれかがハイレベルの場合、出力ラッチ
部４３０にはロウレベルが、データ入力信号４３０には
ハイレベルが出力される。 ［００４６］デイジツト線４６３〜４６６も同様にして
、入力データ信号線４５０〜４５８に対するデイジット
線４６１〜４６６のレベルを出力ラッチ部４３０に出力
し、それを出力ラッチ部４３０において出力ラッチ信号
線４８０のタイミングでラッチし、出力信号線４８１〜
４８３に出力する。 ［００４７］ このようにして、ダイナミック型論理回
路４００は、デイジット線４６１〜４６６とワード線４
７０〜４７７の任意の交点にＮチャネルＭＯ８ＦＥＴを
配列することにより、データ入力信号線４５０〜４５８
に対する出力信号線４８１〜４８３の論理を設計するこ
とができる。 ［００４８］
【発明の効果】以上説明したように、本発明のダイナミ
ック型論理回路は、入力データによってＧＮＤが印加さ
れるデイジット線のプリチャージを事前に禁止する、ま
たは、選択されないデイジット線のプリチャージを事前
に禁止することで、デイジット線のプリチャージ、ディ
スチャージの回数を抑制し、ダイナミック型論理回路の
動作電流を減少できる効果がある。
ック型論理回路は、入力データによってＧＮＤが印加さ
れるデイジット線のプリチャージを事前に禁止する、ま
たは、選択されないデイジット線のプリチャージを事前
に禁止することで、デイジット線のプリチャージ、ディ
スチャージの回数を抑制し、ダイナミック型論理回路の
動作電流を減少できる効果がある。
【図１】本発明の第一の実施例のＰＬＡの回路図である
。
。
【図２】本発明の第二の実施例のＰＬＡの回路図である
。
。
【図３】従来のＰＬＡの回路図である。
【図４】本発明の第３の実施例のダイナミック型論理回
路である。
路である。
【図１】
【図２】
【図３】
【図４】
Claims (1)
- 【請求項１】 第１の電圧を供給する電源と、第２の電
圧を供給する電源と、複数のデータ入力信号線と、出力
信号となる複数のデイジット線と、前記デイジット線に
第１の電圧を供給する第１のＭＯＳＦＥＴ群と、前記第
１のＭＯＳＦＥＴ群を制御するプリチャージ信号線と、
前記データ入力信号線により制御され前記デイジット線
に第２の電圧を供給する第２のＭＯＳＦＥＴ群とを備え
、前記プリチャージ信号線により予め前記デイジット線
に電荷を蓄積し、前記第２のＭＯＳＦＥＴ群が前記デイ
ジット線に予め蓄積された電荷を操作することにより入
力信号に対する出力信号の論理を決定するダイナミック
型論理回路において、前記データ入力信号線の一部を用
いて、前記プリチャージ信号線による前記第１のＭＯＳ
ＦＥＴ群の前記デイジット線への第１の電圧の供給を禁
止する手段を設けたことを特徴とするダイナミック型論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP824891A JPH04211147A (ja) | 1990-02-26 | 1991-01-28 | ダイナミック型論理回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4608890 | 1990-02-26 | ||
| JP2-46088 | 1990-02-26 | ||
| JP824891A JPH04211147A (ja) | 1990-02-26 | 1991-01-28 | ダイナミック型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04211147A true JPH04211147A (ja) | 1992-08-03 |
Family
ID=26342729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP824891A Pending JPH04211147A (ja) | 1990-02-26 | 1991-01-28 | ダイナミック型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04211147A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375832A (en) * | 1976-12-17 | 1978-07-05 | Fujitsu Ltd | Basic circuit for programable cmos logic array |
| JPS6294957A (ja) * | 1985-10-15 | 1987-05-01 | アメリカン・マイクロシステムズ・インコ−ポレイテツド | プリチャージアブル・ノアロジックゲート回路及びプログラマブル・ロジックアレー構造 |
| JPH01260924A (ja) * | 1988-04-11 | 1989-10-18 | Fujitsu Ltd | Ｐｌａ制御方式 |
| JPH0250457A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | プログラマブル・ロジック・アレイ |
-
1991
- 1991-01-28 JP JP824891A patent/JPH04211147A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375832A (en) * | 1976-12-17 | 1978-07-05 | Fujitsu Ltd | Basic circuit for programable cmos logic array |
| JPS6294957A (ja) * | 1985-10-15 | 1987-05-01 | アメリカン・マイクロシステムズ・インコ−ポレイテツド | プリチャージアブル・ノアロジックゲート回路及びプログラマブル・ロジックアレー構造 |
| JPH01260924A (ja) * | 1988-04-11 | 1989-10-18 | Fujitsu Ltd | Ｐｌａ制御方式 |
| JPH0250457A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | プログラマブル・ロジック・アレイ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970826 |