JPS587931A - Ｐｌａ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、一般的には論理回路に関するものであり、そ
してより特定すれば、論理アレイをプログラムすること
に関するものである。

〔背景技術〕

通常のＰ　Ｌ　Ａ動作 各々が、交差する出力ラインの格子中で入出カラインの
一意的な即ちユニークな交点に位置付けられた同一の回
路成分のアレイ中で論理機能を実行することは、周知で
ある。また、あるアレイの出力を他のアレイの入力とし
て用いることにより、プログラム可能な論理アレイ（Ｐ
ＬＡ）チップと呼ばれる、これらのアレイの複合配列に
おいて複合論理機能全実行することも、周知である。米
国特許第５９５６８１２号は、数多くのデコーダが積項
の発生と呼ばれる第１のアレイ即ちアンド・アレイへの
入力ｉえ、とのアレイが積項の和発生器と呼ばれる第２
のアレイ即ちオア・アレイへの出力全供給するような、
ＰＬＡｉ述べている。それから、オア・アレイの出力が
、組合せ及び順次の両方の論理機能がＰＬＡにより実行
されるように、一連のラッチのセット及びリセットの動
作全制御するために用いられる。所与のＰＬＡにより実
際に実行される特定の論理機能は、ＰＬＡのアンド及び
オアのアレイ中の実際の論理回路の位置及び数によりま
た入力がオフ・チップ又はラッチのいずれかからデコー
ダへどのように供給されるかによって制御される。

上記米国特許では、第１図における例について示された
タイプのＰＬＡ回路は第２進変数Ａ及びＢが４つの入力
ラインＡＢＸＡＢ、ＡＢ、及びＡＢを得るために２ビッ
ト区分（ｔｗｏ−ｂｉｔ　ｐａｒｔｉｔｉｏｎｉｎｇ　
）ｋｇけるようなものである。対応するＭＯＳＦＥＴの
アレイ装置８についてのゲート及び薄い酸化物（５） が製造の間に形成されさえすれば、入力ライン６は、特
定の積項のライン２に対して動作状態になる。第１図は
、積項のライン２に接続される、入Ａ　Ｂ　、Ａ　Ｂ　
、に対するこのような能オア３　３　　　３　５ レイ装置８を示している。第１図における他のアレイ装
置１０は、製造の間にそれらの各々ゲート及び薄い酸化
物は形成されなかったので、従ってこの回路では非動作
状態である。例えば、変数の多数の組が等しいという条
件を決めるような演算全実行するために、正の論理が条
件ＡＢ及び条件ＡＢをテストすることになる。そしても
しいずれかの条件が満足されるなら、Ａ及びＢの両方は
等しいととなにる。しかしながら、上記米国特許の回路
は、負の論理回路である。それは、クロック・ラインＭ
Ｓが正になるときに、第１図のアンド・アレイについて
の積の項のライン２がチャージング即ち充電動作のＦＥ
Ｔ４全通して正の値まで　　　　　１プリチヤージされ
ることを意味する。チャージング条件がアンド・アレイ
中のアレイ装置８のいず（４） れかのゲートに現われるときは、アンド・アレイからの
垂直に走る積の項のライン２が接地ライン１２へ放電さ
れ、積の項のライン２に接続されたオア・アレイの対応
する接続されたゲートにおける電位全下降させる。オア
・アレイの成分に対するドレイン・ラインが正の値にプ
リチャージされるので、もしオア・アレイのゲートが接
地されると、出力ラッチの変化は何も存在しないことに
なる。それ故に、出力ラッチにおいて変化が起こされる
ように、負の論理が適用されなければならない。このよ
うに、もしＡがＢに等しいとき全快めること全望むなら
、第１図に示されているように、同じ積項のライン２に
接続されたアンド・アレイ中の垂直に並置されたＰＥＴ
装置８のゲートに、ＡＢ及びＡＢの項を適用することに
なる。それで、もしそれら２つの入カライン乙のうちい
ずれか１つがオンであるなら、対応する積の項の電位は
ライン２において下降し、接続されたオア・アレイのゲ
ートは非導電状態にされ、それ故に、何の変化も出力ラ
ッチには生じない。出力ラッチにおける変化の欠如は、
入力２進変数Ａ及びＢが等しくないことを示す。従って
、もし入力変数Ａ及びＢが等しいなら、出力ラッチに変
化が生じることがわかるであろう。これは、前記米国特
許のＰＬＡを動作させる通常の方法である。

グループＡ　及びＢ　並ひにグループＡ　及び１　　１
　　　　　　　２ Ｂ　のように組合された４つの変数が、Ａ　及び１ Ｂ　が等しいかどうかそれからＡ　及びＢ　が等１　　
　　　　　　　　　　　　　　　　　　　　　２　　　
　　　ましいかどうかを決めるために試験されるような
場合には、Ａ　及びＢ　について上記の例示を単に２ 繰り返すだけである。Ａ　及びＢ　が等しいかと１ うか、７ｔｏ上（ａｎｄ　　ａｌｓｏ　）Ａ　　及びＢ
　が等２ま しいかを決めるためには、アント動作が所望されるので
、第１図に示されているように、同じ積の項のライン２
に垂直に並置されたアンド・アレイ及びＡ　Ｂ　を単に
印加するだけである。第１図２ は、組合せ、即ちＡ　　Ｂ　　ＸＡ　　Ｂ　　及びＡ　
　、Ｂ１２２３３ についての配置を示している。

通常のＰＬＡ動作に関する問題 しかしながら、前記米国特許のタイプのＰＬＡでは、Ａ
　及びＢ　が等しくないか、又は（ｏｒ）１ Ａ　及びＢ　が等しくない条件を見付は出すことを２ 望む場合には、本発明により解決された問題を生じる。

この場合、ＡＢ　　及びＡＢ　　は、第１１　　１　　
　　　　１　　１ の槓の項のライン２に垂直に並置された第２図における
アンド・アレイ成分８のゲートに、接続されなければな
らない。一方、Ａ　Ｂ　及びＡＢ２２　　２２ は、第２の別個の積の項のライン２２に垂直に並置され
たアンド・アレイ成分８に接続されなければならない。

それらの槓の項は、それから共通のオア・アレイの出力
ラインに接続されたそれらの各々のオア・アレイ・トル
インを有している、上記アンド・アレイ成分８に各々垂
直に並置されたオア・アレイ成分に導ひかれる。一方若
しくは他方のいずれかのオア・アレイ成分による条件的
な放電が、所望のオア機能を満足することになるので、
それからオア動作がオア・アレイ中で実行される。

（７） これは、所望の論理演算を実行するために、変数ＡＢ　
　及びＡＢ　　の２組について２つの積の１１　　２２ 項の列の使用を必要とする。第２図は、ＡＢ３ が積項のライン５２中の能動アレイ装置８に接続されて
いる、５組の変数、Ａ　　Ｂ　　、Ａ　　Ｂ　　及１１
　２２ びＡＢ’５有する配列を示している。特別な積３ の項の列のこのような消費は、入力変数の各付加的な組
と折り合わされる。

〔本発明の目的〕

それ故に、本発明の目的は、ＰＬＡの通常のアンド・ア
レイ領域においてオア論理機能を実行するのに必要な積
項の列の数を減らすことである。

〔本発明の要旨〕

本発明のこの及び他の目的、特徴、並びに利点は、ここ
で開示された本発明のＰＬＡ中におけるオアの積項機能
により達成される。ＰＬＡ回路の全体的な大きさ、変び
に所望の論理オア演算を実行する際に含まれる多数の回
路成分を集約するための技術が、開示されている。これ
は、アンド・アレイ中の積の項が接地され、そしてアン
ド・ア（８） レイ成分のソースが正の電位に接続されるように即ちＰ
ＬＡ回路のバランスのだめのものとは反対である極性に
予め条件付けることにより、行なわれる。それ故に、も
し特定のアンド即ちサーチ・アレイの項が正になろうと
しているそのゲートによって選択されるなら、積の項の
ライン出力は下降する代わりに電位が上昇することにな
る。いずれかのサーチ・アレイ成分が、成分の列にこの
効果を有することになるので、オアの論理機能は、他の
状態ではＰＬＡのアンド・アレイであるものにおいて実
行される。この結果、極性における局所化された変化は
、ＰＬＡの通常のアンド・アレイ中でオア論理機能を実
行するのに必要な積項の列の数において、有効な減少を
達成する。

〔本発明の好実施例〕

本発明のこれらの及びその他の目的、特徴、並びに利点
は、添付図面を参照した以下の詳細な説明から、十分に
認識されるであろう。

第５図に示された本発明は、以下のようにして、第２図
の所望される論理オア動作全実行する際に含まれる、回
路の全体的なサイズ並びに回路成分の数を集約させる問
題を解決する。オア機能を実行するために、クロック・
ラインＭＳが正になるときは、積項のライン２′は、チ
ャージングＦＥＴ４’ｉ通して接地されるように予め条
件付けられる。アンド・アレイ成分８のソースは、ライ
ン１２′を通って正の電位に接続される。ライン２′及
び１２′の極性は、ＰＬＡのバランスのためにライン２
及び１２におけるものとは、各々反対である。（混乱を
避けるために゛アンド″アレイは、もはや゛サーチ・ア
レイ″と呼ばれるであろう。）それ故に、もし特定のサ
ーチ・アレイ環２′が接続されたアレイ装置８のうちの
１つのゲートが正になることにより選択されるなら、積
の項の出力ライン２′は、下降する代りに電位が上昇す
ることになる。いずれかのサーチ・アレイ成分が同じ列
においてこの効ｉｔ有することになるので、オア論理機
能は、他の状態ではＰＬＡの゛′アント″アレイである
もののその列に対して実行される。

６つのような複数の２進変数が不等の組について比較さ
れることになっている場合には、先に述べられたように
通常のＰ　Ｌ　Ａにおいて比較されるべき２進変数の各
組についての別個の積項の列の要求に対立するものとし
て、動作が単一の積項の列において実行され得る。例え
ば、第５図において、Ａ　及びＢ　が不等であり、又は
Ａ　及びＢ１　　　１　　　　　　　−２　　　２が不
等であり、又はＡ　及びＢ　が不等であるこ□３３ と金示すことが望ましい。同じ論理機能は、第２図にお
ける５つの積項の列により実行される。第３図において
は、単一の列２′中の能動アレイ装Ｂ　　、、Ａ、Ｂ　
　、ＡＢ、及びＡＢ　　に接続２　　２２　　３３　　
　　３３ されている３、ライン１２′は、正の電位に接続され、
そして、オア・アレイ中のアレイ装置のゲートに接続さ
れた積項の出力ライン２′は、装置４′を通して接地電
位にプリチャージされる。もし、変数Ａ　　Ｂ　　、、
Ａ　　Ｂ　　又はＡＢ　　のうちのい１１　　　　２２
　　　　　３３ ずれの組も等しくないなら、ライン２′は正になり、こ
れにより、アンド・プレイの単一の列において論理オア
機能を生じる。この結果的に局所化された極性のスイッ
チは、ＰＬＡの通常の°′アンド″アレイ領域において
オア論理機能を実行するのに必要な積項の列の数の有効
な減少を達成する。

捷だ本発明により、大抵の可能な論理条件か１つの機能
のためて必要とされるような場合にも適用が見出される
。これらの場合、パオア″項として排除された条件の反
対のものを実現することにより、結果として有効な節約
を生じることができるのである。例えは、１．２．３．
４．５．６を除く６つの入力の全ての条件が１つの機能
に必要とされると仮定すると、他の６３の条件は、一般
に、“アンド″機能で表わされなければならなくなる。

″オア″の能力については、ただ１つの項１＋２＋６＋
４＋５＋６が必要とされることになるであろう。

″オア″の積項の能力は、前記米国特許の型のＰＬＡで
は、適当な゛アンド″″アレイ装置を大地の代わりに５
ｖに接続し、そして関係する積項のプリチャージ・トラ
ンジスタを５ｖの代わりに大地に接続することにより、
選択的に実現され得る。

サーチ・プレイについての次に示されるコード表は、ア
レイ装置８に接続されたライン２（Ｐ）又は２’（Ｎ）
に対して必要な極性を示している。２ビツトの区分化は
、入力区分化回路から標準的な実現の２つの補数接続を
なすことにより、連続して利用されることになる。

このコード表において、ＦＡＬＳＥは、有用な機能のな
いことを示し、またＰは、正（ｐｏｓｉｔｉｖｅ）であ
ること、Ｎは、■及び０が°′アンド″機能に対して用
いられたのと同じように、全てのパオア′″機能に対し
て負（ｎｅｇａｔｉｖｅ）であること、Ｅは、等しい（
ｅｑｕａｌ）こと（比較して）、並びにＵは、等しくな
い（ｕｎｅｑｕａｌ）こと（排他的オア）を各々示して
いる。

第４図は、第１番目の波形においてＭＳクロックの、第
２番目の波形においてライン乙のデータ入力の、そして
第３番目及び第４番目の波形において各々ライン２及び
２′のデータ出力のタイミング・ダイヤグラムを示して
いる。「クロック波形は、反転されたＭＳクロック波形
である。外部変数はそれらが通過され得る、又は、２ビ
ツトに区分化され得るところの入力区分化セクションに
直接接続される。いずれの場合も、信号は、ＭＳ時間の
間にサーチ・アレイのゲート・ライン乙にゲートされる
。ＭＳは、ＭＳから発生される。

サーチ・アレイの出力２又は２′　（ワード・ライン）
は、いつもそれらの各特徴付けられたオア・アレイのゲ
ートに接続されている。それ故に、それらは、いつも同
じ電位にある。

第１及び第２の両図における通常の動作においては、サ
ーチ・プレイの出力２及び特徴付けられたオア・アレイ
のゲートは、ＭＳ時間の間にアップ電位まで上昇させら
れる。しかしながら、ＭＳは、非導電のモードではクロ
ックされたオア・アレイの負荷全保持していないので、
オア・アレイ装置は導電できない。ＭＳが下降し、ＭＳ
が上昇し始めるとき、入力乙の論理（０，１）条件が、
サーチ・アレイのゲートにゲ−１・され、そして（アッ
プのとき）幾くつかのサーチ・プレイ出力２はダウン・
レベルへ引かれる。その間に、ＭＳはまた、クロックさ
れたオア・アｔイの負荷が導電するようにし、そして、
ラッチ入力への全てのオア・アレイ出力ラインは、上昇
し始める。もしライン２のうちの幾くつかがダウン・レ
ベルへ移行する々ら、この上昇は続き得る。しかし、も
しライン２がアップ・レベルのままであるなら、オア・
アレイ中の特徴付けは、ダウン・レベルに関係スる出力
をクランプすることになる。従って、積項のライン２並
びにオア・アレイの出力がそれらの正確な論理レベルに
達する間、不確定な時間が存在する。

それから、遅延されたＭＳが上昇し、そして各　　　　
　゛ｌオア・アレイの出力をその関係するラッチのゲー
トにゲートする。しかしながら、ラッチ状態の実際の変
化（たとえあるとしても）は、ＭＳが再び上昇するまで
生じない。

第３図における本発明のサーチ・アレイのワード・ライ
ンにおいては、積項の出力２′は、ＭＳ時間の間にダウ
ン・レベルまで予め条件付けられることになり、そして
、アップ・レベルがＭＳ時間の間にライン乙の関係する
ゲートに印加されるときに、アップ・レベルまで上昇す
ることになる。

オア・アレイのタイミング及びラッチのゲート動作にお
ける不確定な時間は、効果的に不変にされる。第４図の
第５番目の波形は、オア・アレイについての出力を示し
ている。

特定の実現が前記米国特許の型のＰＬＡに対する改良と
して示されているが、本発明は、サーチ・プレイの出力
が反転される全てのＰＬＡに適用できる。前記米国特許
の型のＰＬＡにおける特定の実現の重要な点は、極性の
反転を実現するのに導入される遅延が全く存在しないこ
とである。

本発明は、ＰＬＡのサーチ・アレイの項を論理パアンド
″′命令から論理″オア″命令に変えるのに必要な変更
を提供する。これは選択的に適用され得るので、もはや
ＰＬＡは、サーチ・アレイ中で論理゛′アンド″及びパ
オア″の項のいかなる組合せ全も有することができる。

電圧及び接地の接続の類似の変更により、出力の論理パ
オア″′項は、また論理″アンド項に選択的に変換され
得ることは明らかである。

本発明により、ＰＬＡの論理出力は著しく向上される。

今壕では、論理出力は、例えば（／Ｉ　　。

■　、　・Ｉ　、・・・Ｉ　　　　、Ｉ　　）±（Ｉ　
　。

２ｋｎ−１ｎＩ ■　、・・・■　、・・・１．Ｉ）（ここで２　　　　
　ｊ　　　　　ｎ−１ｎ ゛、パは論理″アンド″′全意味し、そして“′＋″は
論理゛′オア″？意味する）のような論理″アンド″命
令の論理″オア″の組合せに限定されていた。さらに、
項のいずれかの組は、例えば（Ｉ　　。

１　　、（Ｉ　　＋Ｉ　　）、・・・・Ｉ　、・・・・
■２　　　３　　４　　　　　　ｋ　　　　　ｎ−１゜
Ｉ　　）＋（Ｉ　　、Ｉ　　、（Ｉ　　＝Ｉ　　）、　
　・・・Ｉｋｎ　　　　　　　　　１２　　　　　　３
４、・・・・Ｉ　　　　、Ｉ　　）のように、その組に
つい−１ｎ てオア、等しい、並びに等しく々いの機能を実現するよ
うに組合され得ることになる。サーチの項が論理”オア
″の命令に変換されるとき、組合せ動作が、アンド、等
しい並びに等しくないの機能全提供する。それから、こ
れらの項は、例えば次のようにオア・アレイ中で論理的
に゛アンド″又は″オア′″に組合され得る。即ち、 （Ｉ　　、Ｉ　　、（Ｉ　　＋Ｉ　　）、・　■え、・
１　　　２　　　　　６　　　４ ・・Ｉ　　　　、Ｉ　　）、（Ｉ　　十Ｉ　　十（Ｉ十
Ｉ　　）ｎ−１ｎ１２５４ ＋・・・　■　　十　　　・　Ｔ　　　　　　＋Ｉ）ｋ
ｎ−１ｎ 従って、本発明の原理は、今壕で利用されてきたものよ
りも、ユニット当りより大きな論理電力ｉ　Ｐ　Ｌ　Ａ
回路に対して提供する。

動作について 第５図は、ＰＬＡＯ本発明に関する全体的な電気的ダイ
ヤグラムの概略図を示す。この図は、本発明によるサー
チ・アレイの例、及びオア・アレイの例を含む。第５図
のプログラムされた論理アレイは、サーチ・アレイ５０
及びオア・アレイ５２を含む。サーチ・アレイ５０は、
水平方向の行及び垂直方向の列に配置された複数のＦＥ
Ｔアレイ装置を含む。このアレイ装置は、標準のマドＩ
Ｊックス表記法でＳ、と示されている。それで、例＋３ えば、アレイ装置Ｓ　ば、アレイの第１行及び第２ ２列に位置していることになる。サーチ・アレイ５０の
各行におけるＦＥＴアレイ装置のゲートは各行の入力信
号ライン６．６′、６″等に選択的に接続される。ゲー
トが製造の時にその対応する入力信号ラインに電気的に
接続されるときは、それは、第５図においては参照番号
８で示されている。一方もしプレイのＦＥＴ装置のゲー
Ｉ・が故意にはその対応する入力信号ラインに接続され
ないなら、それは、第５図では参照番号１０で示されて
いる。

名入力信号ライン６．６′、６″等は、先に述べられた
ように、第１のプリチャージされる期間ＭＳに続く第２
の期間ＭＳの間に、入力論理信号を提供する。サーチ・
アレイ５０中の各々の列Ｘ１Ｙ又はＺにおけるＦＥＴア
レイ装置のソース／ドレインのパスは、第５図に示され
ているように、各々の積の項の出力ライン２又は２′に
接続されている。

第５図にはまた、オア・アレイ５２も示されている。こ
のオア・アレイ５２は、行及び列に配置された複数のＦ
’ＥＴアレイ装置を含む。各装置は標準の７トリツクス
衣記法でＯと示されている。

ｊ 各列ＸＸＹ又はＺ中のＦＥＴアレイ装置のゲートは、第
５図に示されているように、積の項の出力ライン２又は
２′の各々に選択的に接続されている。オア・アレイ５
２中の各ＦＥＴアレイ装置は′５４と印され、そして製
造の時に対応する積の項のライン２又は２′に対して選
択的に接続されたり又は分離されたゲートを有し得る。

オア・アレ（５２の各行における各ＦＥＴアレづ装置′
５４のソースは、ライン４２により接地電位に接続され
ている。オア・アレイ５２の各行における６ＦＥＴアレ
イ装置３４のドレインは、ライン３乙に共通に接続され
ている。ライン３６は、ＦＥＴ負荷装置３８及びクロッ
クされるＦＥＴ負荷装置４０全通して、＋５■の基準電
位まで接続される。クロックされる負荷装置４０は、■
時間の間にターン・オンされる。ライン３６は、出力反
転回路のゲ−１・に接続されている。この反転回路は、
能動ＦＥＴ装置４４及びそのドレインが＋５■の電位に
接続された負荷装置４６を含む、っ負荷装置４６のソー
スにおける出力ノードは、第５図に示されているように
、ＦＥＴアレイ装置０１０　及２１　　２２ びＯの行に対する出力ノード４８である。

３ サーチ・アレイ５Ｇにおいては、Ｘと印された列の第１
番目のものは、ライン１２の大地基準電位と各積の項の
ライン２との間に接続されたＦＥＴ７Ｌ／イｉｉｓ、Ｓ
　　及びＳ　のソース／ビレ１：１　　　２１　　　　
　５１ イン・パスを有する。積の項のライン２は、ＭＳの時間
の間にそのドレインが＋５■に接続されているプリチャ
ージされたＦＥＴ装置４全通してプリチャージされる。

従って、第１のプリチャージされる期間ＭＳの間に積の
項のライン２は＋５ｖまでプリチャージされる。これは
、列Ｘにおける積の項２が第２の期間ＭＳの間に負の論
理機能を実行すること全可能にする。このことは、以下
の例で説明され得る。

入力変数Ｕ及び■のアンド論理機能が実行されことが所
望されていると、仮定する。列Ｘは、この論理機能を実
行するためにサーチ・アレイ５０からオア・アレイ５２
へ出力することになる積の項を発生するように選択され
ることになる。項の負の論理は、もしＵ・■が所望の論
理機能であるなら、入力ライン６及び６′は、相補的２
進変数Ｕ及びｖｌ各々それらの入力として有さなければ
ならないこと全意味すると、定義される。それから、負
の論理演算モードは、結局、ＰＬＡ回路の出力４８でＵ
及びＶのアンド論理機能を発生することになる。ＦＥＴ
アレイ装置Ｓ　及びＳｌ　１　　　　　２１ は、製造時にそれらのゲーＩｆ各々の入力信号ライン６
及び６′に接続することにより、能動にされる。例えば
装置Ｓ　のように、サーチ・アレイ１ ５０の列ＸにおけるＦＥＴアレイ装置のバランスは、製
造時に非能動にされる。岨時間間隔の間に積の項のライ
ン２は、プリチャージされた装置４全通して＋５Ｖの電
位にプリチャージされる。

続（ＭＳ時間間隔の間にう４ン６の入力信号Ｕ及びライ
ン６′のＶの値は、各々アレイ装置Ｓ　及１ ひＳｋ選択的にターン・オンすることになり、条１ 作曲に積の項のライン２の１５■の電位全放電すること
になる。ＭＳＦｉ間間隔の間に、オア・プレイのプリチ
ャージにあるクロックされる負荷装置４０は、負荷装置
５Ｂ全通してライン３６へ正の電流全提供することにな
る。もしオア・アレイＦＥＴ装置ＯＸＯ又は０　のうち
のいずれかが１２２２３ 導電状態であるなら、ライン３６は電位が−Ｆ昇せす１
１ζ実質的に接地電位のままであることになる。

もしオア・アレイ５２のその行のＦＥＴアレイ成分の全
てが非導電状態であるなら、ライン３６は→−５Ｖの電
位１で上昇することになる。これにより、出力反転回路
の能動装置４４をター　ン・オンし、そして出力端子４
８を実質的に接地することになる。サーチ・アレー１５
０における列Ｘの動作について復理値表（ここで、２進
の０は接地電位に等しく、そして２進の１は＋５■の電
位に等しい）か、次の表に示されている１つ 列Ｘ〜アンド機能 ０　０　１　１　　ｏｎ　　ｏｎ　　ｇｎｄ、　　ｏｆ
ｆ　　ｕｐ　　　ＯＱ　　１　１　０　　ｏｐ　　ｏｆ
ｆ　　ｇｎｄ、　　ｏｆｆ　　＋１ｐ０１　０　０　１
　　ｏｆｆ　　ｏｎ　　ｇｎｄ、　　ｏｆｆ　　ｕｐ　
　　０１　　１　　０　０　　　ｏｆｆ　　　ｏｆｆ　
　＋５Ｖ　　　ｏｎ　　　ｄｏｗｎ　　　１上記表では
、変数Ｕ及びＶのアンド論理機能が、第５図のＰＬＡＯ
列Ｘにより実行されていることがわかる。

サーチ・アレイ５０中の列Ｙの第２番目のものは、ライ
ン１２′の＋５■の基準電位と積の項のライン２′との
間に接続されたＦＥＴアレイ装置Ｓ　ＸＳ　及びＳ　の
ソース／ドレインのパスを２２２５２ 有している。本発明により、積の項のライン２′が、Ｍ
Ｓ時間間隔の間にそのソースが接地電位に接続されてい
るプリチャージされたＦＥＴ装置４′を通してプリチャ
ージされる。従って、ＭＳ時間間隔の間に積の項のライ
ン２′は、接地電位にプリチャージされる。それから続
＜ＭＳの８斤量間隔の間に入力ライン６又は入力ライン
６′のいずれかの入力信号が、対応するＦＥＴアレイ装
置Ｓ１２又はＳ　をターン・オンにし得る。これにより
、２ ライン１２′の５■の電位を積項のライン２′に接続す
ることになり、積項のライン２′の電位を実質的に５Ｖ
まで上昇させることになる。それから、積項のライン２
′における電位の上昇は、オア・アレイ５２中のＩ”　
ＥＴアレイ装置０１０１２　　２２ 及びＯのゲートに印加される。ＭＳ時間間隔の２ 間にクロックされる負荷装置４０は導電状態になってい
て、そして正の電流が負荷装置６Ｂ全通ってライン３６
へ流れる。もしＦＥＴアレイ装置０２２が積項のライン
２′の正の電位によって導電状態に々っているなら、負
荷装置３Ｂからライン３６へ流れる電流は、ＦＥＴアレ
イ装置Ｏ全通って２ ライン４２の大地へ流れることになる。従って、能動装
置４４のゲート及び出力反転回路へ印加されるライン３
乙の電位は低いままであり、そして出力端子４８の電位
は高い。第５図に示されているＰ　Ｌ　Ａ回路のバラン
スに関してサーチ・アレイ５０中の列Ｙの動作の例が以
下の例における論理オア機能について述べられる。、 第５図のサーチ・アレイ５０の７列（こお・けるフイ／
１２′の＋５■の電位・＼の接続並びにプリチャージさ
れたＦＥＴ装置４′についてのソースの接地電位への接
続は、正の論理動作モードを提供する。もし論理オア機
能が２進変数Ｕと２進変数■との間で実行されることが
所望されるなら、Ｕに対する２通信号は人力ライン６に
印加さｉ′１．、そして変数■に対する２通信号は入力
ライン６′に印加される。ＰＥＴアレイ装置Ｓ　及びＳ
　はそ）Ｌ１２　　　　２２ らのゲートが各々人カラ・イン６及び６′に接続されて
形成される。ＦＥＴアレイ装置Ｓ　のゲート２ は製造の時にその対応する入力ライン６″には故意に接
続されない。ＭＳ時間間隔の間にプリチャージされたＦ
ＥＴ装置４′は、導電状態であり、そして積項のライン
２′を接地電位にプリチャージする。その後、１１時間
間隔の間に論理信号Ｕがライン乙に印加され、そして論
理信号■がライン６′に印加される。またＭＳ時間間隔
の間に、もしオアづ′イ５２の■１ア′イ装置０２２が
積項のライン２′の正の電位により導電状態であるなら
、クロックされた負荷装置４０及び静的負荷装置ろ８全
通してライン３６ヘゲートされる正の電流は、装置Ｏｉ
通ってライン４２及び２ 接地電位へ流れることになる。これにより、ライン′５
６は低い電位に保たれ、それ故に、出力ノード４８は高
い電位にあることになる。Ｕ及びＶの種々の２進の値に
ついての及び結束として生じる出力ノード４８における
２通信号の出力についての回路の動作が次の真理値表に
示されている。

列Ｙ−オア機能 へ ０　０　　ｏｆｆ　　ｏｆｆ　　ｇｎｄ、　　ｏｆｆ　
　ｕｐ　　　　００　１　　ｏｆｆ　　ｏｎ　　＋５Ｖ
、　　ｏｎ　　　ｄｏｗｎ　　　１１　０　　ｏｎ　　
　ｏｆｆ　　＋５Ｖ、　　ｏｎ　　　ｄｏｗｎ　　　１
１　１　　ｏｎ　　　ｏｎ　　＋５Ｖ、　　ｏｎ　　　
ｄｏｗｎ　　　１上記の衣全参照すると、サーチ・アレ
イ５０及びオア・アレイ５２の列Ｙにより実行される論
理演算は、２進変数Ｕ及び■の間の論理オア機能の演算
であることがわかる。実際の２進変数Ｕ及び■はサーチ
・アレイ５０へ入力されるので、この演算は正の論理演
算として定義される。

従って、本発明が第５図の同じサーチ・アレイ５０内で
正の論理機能及び負の論理機能の両方をどのように提供
するかが明らかにされた。

【図面の簡単な説明】

第１図は通常のＰＬＡアレイの概略的な回路ダイヤグラ
ムである。第２図は論理オア演算全実行するのにアンド
・アレイ中で５つの積項を必要どする通常のＰＬＡアレ
イの概略的な回路ダイヤグラムである。第５図は本発明
による論理オア演算全実行するのにアンド・アレイ中で
単一の積項を用いる、変更されたＰＬＡアレイの概略的
なダイヤグラムである。第４図は第５図のＰ　Ｌ　Ａ回
路のためのタイミング・ダイヤグラムである。第５図は
サーチ・アレイ及びオア・アレイの両方を示す第５図の
変更されたＰＬＡアレイの概略的なダイヤグラムである
。 ２．２′　・・・・積項の出力ライン、４．４′　・・
プリチャージされるＦＥＴ装置、６．６′、６″・・・
・入力信号ライン、８・・・・入力信号ラインに接続さ
れたＦＥＴアレイ装置、１０　・・・入力信号ラインに
接続されなかったＦＥＴアレイ装置、１２・・・・接地
電位供給ライン、１２′・・・・＋５Ｖ電位供給ライン
、°５４　・・・オア・アレイを構成するＦＥＴ装置、
５６・・・ドレイン・ライン、４２・・・ソース・ライ
ン、４８・・・・出力ノード。 出　願人　インタープシ・ヨナル・ビジネス・マシーン
ズ・コーポレーンヨン代理人　弁理士　　岡　　　１）
　　次　　　生（外１名）

Claims (2)

【特許請求の範囲】
1. （１）複数のＦＥＴアレイ装置が行列に配置され、各行
   の当該装置のゲートが各行の入力信号ラインに選択的に
   接続され、各列の当該装置のソース／ドレイン・パスか
   も積項の出力ラインに接続されたサーチ・アレイと、複
   数のＦＥＴアレイ装置が行列に配置され、各列の当該装
   置のゲートが上記積項の出力ラインの俗々に選択的に接
   続され、各行の当該装置のソース／ドレイン・パスの第
   １端子が第１基準電位に接続され、当該ソース／ドレイ
   ン・パスの第２端子が第２基準電位並びに出力ノードに
   接続されたオア・アレイとを含むＰＬＡ装置において、
   第１の論理機能全実行するために、上記サーチ・アレイ
   中の第１の列が、上記第１基準電位と、上記第２基準電
   位にプリチャージされる上記積項の出力ラインとの間に
   接続されたソース／ドレイン・パスを有し、第２の論理
   機能を実行するために、上記サーチ・アレイ中の第２の
   列が、」１記第２基準電位と−」−記第１基準電位にプ
   リチャージされる上記積項の出力ラインとの間に接続さ
   れたソース／トレイン・パスを有すること、を特徴とす
   る上記のＰＬＡ装置。
2. （２）　　−］二１第１基準電位が、接地電位であり、
   上記第２基準電位が、正の電位である特許請求の範囲第
   （１）項記載のＰＬＡ装置。