JPH0213863B2 - - Google Patents

Description

【発明の詳細な説明】

〔本発明の分野〕 本発明は、一般的には論理回路に関するもので
あり、そしてより特定すれば、論理アレイをプロ
グラムすることに関するものである。 〔背景技術〕 通常のPLA動作 各々が、交差する出力ラインの格子中で入出力
ラインの一意的な即ちユニークな交点に位置付け
られた同一の回路成分のアレイ中で論理機能を実
行することは、周知である。また、あるアレイの
出力を他のアレイの入力として用いることによ
り、プログラム可能な論理アレイ（PLA）チツ
プと呼ばれる、これらのアレイの複合配列におい
て複合論理機能を実行することも、周知である。
米国特許第3936812号は、数多くのデコーダが積
項の発生と呼ばれる第１のアレイ即ちアンド・ア
レイへの入力を与え、このアレイが積項の和発生
器と呼ばれる第２のアレイ即ちオア・アレイへの
出力を供給するような、PLAを述べている。そ
れから、オア・アレイの出力が、組合せ及び順次
の両方の論理機能がPLAにより実行されるよう
に、一連のラツチのセツト及びリセツトの動作を
制御するために用いられる。所与のPLAにより
実際に実行される特定の論理機能は、PLAのア
ンド及びオアのアレイ中の実際の論理回路の位置
及び数によりまた入力がオフ・チツプ又はラツチ
のいずれかからデコーダへどのように供給される
かによつて制御される。 上記米国特許では、第１図における例について
示されたタイプのPLA回路は第２進変数Ａ及び
Ｂが４つの入力ラインＡ、AB、、及び
Ｂを得るために２ビツト区分（two−bit
partitioning）を受けるようなものである。対応
するMOSFETのアレイ装置８についてのゲート
及び薄い酸化物が製造の間に形成されさえすれ
ば、入力ライン６は、特定の積項のライン２に対
して動作状態になる。第１図は、積項のライン２
に接続される、入力ラインA_{1 1}，₁B₁，A_2
２，₂B₂，A_{3 3}，₃B₃、に対するこのような能
力アレイ装置８を示している。第１図における他
のアレイ装置１０は、製造の間にそれらの各々ゲ
ート及び薄い酸化物は形成成されなかつたので、
従つてこの回路では非動作状態である。例えば、
変数の多数の組が等しいという条件を決めるよう
な演算を実行するために、正の論理が条件AB及
び条件をテストすることになる。そしてもし
いずれかの条件が満足されるなら、Ａ及びＢの両
方は等しいことなにる。しかしながら、上記米国
特許の回路は、負の論理回路である。それは、ク
ロツク・ラインMSが正になるときに、第１図の
アンド・アレイについての積の項のライン２がチ
ヤージング即ち充電動作のFET４を通して正の
値までプリチヤージされることを意味する。チヤ
ージング条件がアンド・アレイ中のアレイ装置８
のいずれかのゲートに現われるときは、アンド・
アレイからの垂直に走る積の項のライン２が接地
ライン１２へ放電され、積の項のライン２に接続
されたオア・アレイの対応する接続されたゲート
における電位を下降させる。オア・アレイの成分
に対するドレイン・ラインが正の値にプリチヤー
ジされるので、もしオア・アレイのゲートが接地
されると、出力ラツチの変化は何も存在しないこ
とになる。それ故に、出力ラツチにおいて変化が
起こされるように、負の論理が適用されなければ
ならない。このように、もしＡがＢに等しいとき
を決めることを望むなら、第１図に示されている
ように、同じ積項のライン２に接続されたアン
ド・アレイ中の垂直に並置されたFET装置８の
ゲートに、Ａ及びＢの項を適用することにな
る。それで、もしそれら２つの入力ライン６のう
ちいずれか１つがオンであるなら、対応する積の
項の電位はライン２において下降し、接続された
オア・アレイのゲートは非導電状態にされ、それ
故に、何の変化も出力ラツチには生じない。出力
ラツチにおける変化の欠如は、入力２進変数Ａ及
びＢが等しくないことを示す。従つて、もし入力
変数Ａ及びＢが等しいなら、出力ラツチに変化が
生じることがわかるであろう。これは前記米国特
許のPLAを動作させる通常の方法である。 グループA₁及びB₁並びにグループA₂及びB₂の
ように組合された４つの変数が、A₁及びB₁が等
しいかどうかそれからA₂及びB₂が等しいかどう
かを決めるために試験されるような場合には、
A₂及びB₂について上記の例示を単に繰り返すだ
けである。A₁及びB₁が等しいかどうか、その上
（and also）A₂及びB₂が等しいかを決めるために
は、アンド動作が所望されるので、第１図に示さ
れているように、同じ積の項のライン２に垂直に
並置されたアンド・アレイ成分に、出出力A_{1 1}
及び₁B₁並びにA_{2 2}及び₂B₂を単に印加する
だけである。第１図は、組合せ、即ちA₁B₁，
A₂B₂及びA₃B₃についての配置を示している。 通常のPLA動作に関する問題 しかしながら、前記米国特許のタイプのPLA
では、A₁及びB₁が等しくないか、又は（or）A₂
及びB₂が等しくない条件を見付け出すことを望
む場合には、本発明により解決された問題を生じ
る。この場合、A₁B₁及び_{1 1}は、第１の積の
項のライン２に垂直に並置された第２図における
アンド・アレイ成分８のゲートに、接続されなけ
ればならない。一方、A₂B₂及び_{2 2}は、第２
の別個の積の項のライン２２に垂直に並置された
アンド・アレイ成分８に接続されなければならな
い。それらの積の項は、それから共通のオア・ア
レイの出力ラインに接続されたそれらの各々のオ
ア・アレイ・ドレインを有している、上記アン
ド・アレイ成分８に各々垂直に並置されたオア・
アレイ成分に導びかれる。一方若しくは他方のい
ずれかのオア・アレイ成分による条件的な放電
が、所望のオア機能を満足することになるので、
それからオア動作がオア・アレイ中で実行され
る。これは、所望の論理演算を実行するために、
変数A₁B₁及びA₂B₂の２組について２つの積の項
の列の使用を必要とする。第２図は、A₃B₃が積
項のライン３２中の能動アレイ装置８に接続され
ている、３組の変数、A₁B₁，A₂B₂及びA₃B₃を
有する配列を示している。特別な積の項の列のこ
のような消費は、入力変数の各付加的な組と折り
合わされる。 〔本発明の目的〕 それ故に、本発明の目的は、PLAの通常のア
ンド・アレイ領域においてオア論理機能を実行す
るのに必要な積項の列の数を減らすことである。 〔本発明の要旨〕 本発明のこの及び他の目的、特徴、並びに利点
は、ここで開示された本発明のPLA中における
オアの積項機能により達成される。PLA回路の
全体的な大きさ、並びに所望の論理オア演算を実
行する際に含まれる多数の回路成分を集約するた
めの技術が、開示されている。これは、アンド・
アレイ中の積の項が接地され、そしてアンド・ア
レイ成分のソースが正の電位に接続されるように
即ちPLA回路のバランスのためのものとは反対
である極性に予め条件付けることにより、行なわ
れる。それ故に、もし特定のアンド即ちサーチ・
アレイの項が正になろうとしているそのゲートに
よつて選択されるなら、積の項のライン出力は下
降する代わりに電位が上昇することになる。いず
れかのサーチ・アレイ成分が、成分の列にこの効
果を有することになるので、オアの論理機能は、
他の状態ではPLAのアンド・アレイであるもの
において実行される。この結果、極性における局
所化された変化は、PLAの通常のアンド・アレ
イ中でオア論理機能を実行するのに必要な積項の
列の数において、有効な減少を達成する。 〔本発明の好実施例〕 本発明のこれらの及びその他の目的、特徴、並
びに利点は、添付図面を参照した以下の詳細な説
明から、十分に認識されるであろう。 第３図に示された本発明は、以下のようにし
て、第２図の所望される論理オア動作を実行する
際に含まれる、回路の全体的なサイズ並びに回路
成分の数を集約させる問題を解決する。オア機能
を実行するために、クロツク・ラインMSが正に
なるときは、積項のライン２′は、チヤージング
FET４′を通して接地されるように予め条件付け
られる。アンド・アレイ成分８のソースは、ライ
ン１２′を通つて正の電位に接続される。ライン
２′及び１２′の極性は、PLAのバランスのため
にライン２及び１２におけるものとは、各々反対
である。（混乱を避けるために“アンド”アレイ
は、もはや“サーチ・アレイ”と呼ばれるであろ
う。）それ故に、もし特定のサーチ・アレイ項
２′が接続されたアレイ装置８のうちの１つのゲ
ートが正になることにより選択されるなら、積の
項の出力ライン２′は、下降する代りに電位が上
昇することになる。いずれかのサーチ・アレイ成
分が同じ列においてこの効果を有することになる
ので、オア論理機能は、他の状態ではPLAの
“アンド”アレイであるもののその列に対して実
行される。 ６つのような複数の２進変数が不等の組につい
て比較されることになつている場合には、先に述
べられたように通常のPLAにおいて比較される
べき２進変数の各組についての別個の積項の列の
要求に対立するものとして、動作が単一の積項の
列において実行され得る。例えば、第３図におい
て、A₁及びB₁が不等であり、又はA₂及びB₂が不
等であり、又はA₃及びB₃が不等であることを示
すことが望ましい。同じ論理機能は、第２図にお
ける３つの積項の列により実行される。第３図に
おいては、単一の例２′中の能動アレイ装置８の
ゲートは、入力A_{1 1}，₁B₁，A_{2 2}，₂B₂，
A_{3 3}，及び₃B₃に接続されている。ライン１
２′は、正の電位に接続され、そして、オア・ア
レイ中のアレイ装置のゲートに接続された積項の
出力ライン２′は、装置４′を通して接地電位にプ
リチヤージされる。もし、変数A₁B₁、A₂B₂又は
A₃B₃のうちのいずれの組も等しくないなら、ラ
イン２′は正になり、これにより、アンド・アレ
イの単一の列において論理オア機能を生じる。こ
の結果的に局所化された極性のスイツチは、
PLAの通常の“アンド”アレイ領域においてオ
ア論理機能を実行するのに必要な積項の列の数の
有効な減少を達成する。 また本発明により、大抵の可能な論理条件が１
つの機能のために必要とされるような場合にも適
用が見出される。これらの場合、“オア”項とし
て排除された条件の反対のものを実現することに
より、結果として有効な節約を生じることができ
るのである。例えば、1.2.3.4.5.6を除く６つの入
力の全ての条件が１つの機能に必要とされると仮
定すると、他の63の条件は、一般に、“アンド”
機能で表わされなければならなくなる。“オア”
の能力については、ただ１つの項１＋２＋３＋４
＋５＋６が必要とされることになるであろう。 “オア”の積項の能力は、前記米国特許の型の
PLAでは、適当な“アンド”アレイ装置を大地
の代わりに5Vに接続し、そして関係する積項の
プリチヤージ・トランジスタを5Vの代わりに大
地に接続することにより、選択的に実現され得
る。サーチ・アレイについての次に示されるコー
ド表は、アレイ装置８に接続されたライン２
（Ｐ）又は２′（Ｎ）に対して必要な極性を示して
いる。２ビツトの区分化は、入力区分化回路から
標準的な実現の２つの補数接続をなすことによ
り、連続して利用されることになる。 このコード表において、FALSEは、有用な機
能のないことを示し、またＰは、正（positive）
であること、Ｎは、Ｉ及びＯが“アンド”機能に
対して用いられたのと同じように、全ての“オ
ア”機能に対して負（negative）であること、Ｅ
は、等しい（equal）こと（比較して）、並びにＵ
は、等しくない（unequal）こと（排他的オア）
を各々示している。

【表】 第４図は、第１番目の波形においてMSクロツ
クの、第２番目の波形においてライン６のデータ
入力の、そして第３番目及び第４番目の波形にお
いて各々ライン２及び２′のデータ出力のタイミ
ング・ダイヤグラムを示している。クロツク
波形は、反転されたMSクロツク波形である。外
部変数はそれらが通過され得る、又は、２ビツト
に区分化され得るところの入力区分化セクシヨン
に直接接続される。いずれの場合も、信号は、
MS時間の間にサーチ・アレイのゲート・ライン
６にゲートされる。は、MSから発生される。
サーチ・アレイの出力２又は２′（ワード・ライ
ン）は、いつもそれらの各特徴付けられたオア・
アレイのゲートに接続されている。それ故に、そ
れらは、いつも同じ電位にある。 第１及び第２の両図における通常の動作におい
ては、サーチ・アレイの出力２及び特徴付けられ
たオア・アレイのゲートは、MS時間の間にアツ
プ電位まで上昇させられる。しかしながら、
は、非導電のモードではクロツクされたオア・ア
レイの負荷を保持していないので、オア・アレイ
装置は導電できない。MSが下降し、が上昇
し始めるとき、入力６の論理（０、１）条件が、
サーチ・アレイのゲートにゲートされ、そして
（アツプのとき）幾くつかのサーチ・アレイ出力
２はダウン・レベルへ引かれる。その間に、
はまた、クロツクされたオア・アレイの負荷が導
電するようにし、そして、ラツチ入力への全ての
オア・アレイ出力ラインは、上昇し始める。もし
ライン２のうちの幾くつかがダウン・レベルへ移
行するなら、この上昇は続き得る。しかし、もし
ライン２がアツプ・レベルのままであるなら、オ
ア・アレイ中の特徴付けは、ダウン・レベルに関
係する出力をクランプすることになる。従つて、
積項のライン２並びにオア・アレイの出力がそれ
らの正確な論理レベルに達する間、不確定な時間
が存在する。 それから、遅延されたが上昇し、そして各
オア・アレイの出力をその関係するラツチのゲー
トにゲートする。しかしながら、ラツチ状態の実
際の変化（たとえあるとしても）は、MSが再び
上昇するまで生じない。 第３図における本発明のサーチ・アレイのワー
ド・ラインにおいては、積項の出力２′は、MS
時間の間にダウン・レベルまで予め条件付けられ
ることになり、そして、アツプ・レベルが時
間の間にライン６の関係するゲートに印加される
ときに、アツプ・レベルまで上昇することにな
る。オア・アレイのタイミング及びラツチのゲー
ト動作における不確定な時間は、効果的に不変に
される。第４図の第５番目の波形は、オア・アレ
イについての出力を示している。 特定の実現が前記米国特許の型のPLAに対す
る改良として示されているが、本発明は、サー
チ・アレイの出力が反転される全てのPLAに適
用できる。前記米国特許の型のPLAにおける特
定の実現の重要な点は、極性の反転を実現するの
に導入される遅延が全く存在しないことである。 本発明は、PLAのサーチ・アレイの項を論理
“アンド”命令から論理“オア”命令に変えるの
に必要な変更を提供する。これは選択的に適用さ
れ得るので、もはやPLAは、サーチ・アレイ中
で論理“アンド”及び“オア”の項のいかなる組
合せをも有することができる。 電圧及び接地の接続の類似の変更により、出力
の論理“オア”項は、また論理“アンド”項に選
択的に変換され得ることは明らかである。 本発明により、PLAの論理出力は著しく向上
される。今までは、論理出力は、例えば（I₁・
I₂・…I_k・…I_o-1・I_o）＋（I₁・I₂・…I_j・…I_o-1・I_o
）
（ここで“・”は論理“アンド”を意味し、そし
て“＋”は論理“オア”を意味する）のような論
理“アンド”命令の論理“オア”の組合せに限定
されていた。さらに、項のいずれかの組は、例え
ば（I₁・I₂・（I₃＋I₄）・…I_k・…I_o-1・I_o）＋（I₁・
I₂・（I₃＝I₄）・…I_k・…I_o-1・I_o）のように、その
組についてオア、等しい、並びに等しくないの機
能を実現するように組合され得ることになる。サ
ーチの項が論理“オア”の命令に変換されると
き、組合せ動作が、アンド、等しい並びに等しく
ないの機能を提供する。それから、これらの項
は、例えば次のようにオア・アレイ中で論理的に
“アンド”又は“オア”に組合され得る。即ち、 （I₁・I₂・（I₃＋I₄）・…I_k・… I_o-1・I_o）・（I₁＋I₂＋（I₃＋I₄） ＋…I_k＋…I_o-1＋I_o） 従つて、本発明の原理は、今まで利用されてき
たものよりも、ユニツト当りより大きな論理能力
をPLA回路に対して提供する。 動作について 第５図は、PLAの本発明に関する全体的な電
気的ダイヤグラムの概略図を示す。この図は、本
発明によるサーチ・アレイの例、及びオア・アレ
イの例を含む。第５図のプログラムされた論理ア
レイは、サーチ・アレイ５０及びオア・アレイ５
２を含む。サーチ・アレイ５０は、水平方向の行
及び垂直方向の列に配置された複数のFETアレ
イ装置を含む。このアレイ装置は、標準のマトリ
ツクス表記法でS_ijと示されている。それで、例
えば、アレイ装置S₁₂は、アレイの第１行及び第
２列に位置していることになる。サーチ・アレイ
５０の各行におけるFETアレイ装置のゲートは
各行の入力信号ライン６，６′，６″等に選択的に
接続される。ゲートが製造の時にその対応する入
力信号ラインに電気的に接続されるときは、それ
は、第５図においては参照番号８で示されてい
る。一方もしアレイのFET装置のゲートが故意
にはその対応する入力信号ラインに接続されない
なら、それは、第５図では参照番号１０で示され
ている。各入力信号ライン６，６′，６″等は、先
に述べられたように、第１のプリチヤージされる
期間MSに続く第２の期間の間に、入力論理
信号を提供する。サーチ・アレイ５０中の各々の
列Ｘ、Ｙ又はＺにおけるFETアレイ装置のソー
ス／ドレインのパスは、第５図に示されているよ
うに、各々の積の項の出力ライン２又は２′に接
続されている。 第５図にはまた、オア・アレイ５２も示されて
いる。このオア・アレイ５２は、行及び列に配置
された複数のFETアレイ装置を含む。各装置は
標準のマトリツクス表記法でO_ijと示されている。
各列Ｘ、ＹはＺ中のFETアレイ装置のゲートは、
第５図に示されているように、積の項の出力ライ
ン２又２′の各々に選択的に接続されている。オ
ア・アレイ５２中の各FETアレイ装置は３４と
印され、そして製造の時に対応する積の項のライ
ン２又は２′に対して選択的に接続されたり又は
分離されたゲートを有し得る。オア・アレイ５２
の各行における各FETアレイ装置３４のソース
は、ライン４２により接地電位に接続されてい
る。オア・アレイ５２の各行における各FETア
レイ装置３４のドレインは、ライン３６に共通に
接続されている。ライン３６は、FET負荷装置
３８及びクロツクされるFET負荷装置４０を通
して、＋5Vの基準電位まで接続される。クロツク
される負荷装置４０は、時間の間にターン・
オンされる。ライン３６は、出力反転回路のゲー
トに接続されている。この反転回路は、能動
FET装置４４及びそのドレインが＋5Vの電位に
接続された負荷装置４６を含む。負荷装置４６の
ソースにおける出力ノードは、第５図に示されて
いるように、FETアレイ装置O₂₁，O₂₂及びO₂₃の
行に対する出力ノード４８である。 サーチ・アレイ５０においては、Ｘと印された
列の第１番目のものは、ライン１２の大地基準電
位と各積の項のライン２との間に接続された
FETアレイ装置S₁₁，S₂₁及びS₃₁のソース／ドレ
イン・パスを有する。積の項のライン２は、MS
の時間の間にそのドレインが＋5Vに接続されて
いるプリチヤージされたFET装置４を通してプ
リチヤージされる。従つて、第１のプリチヤージ
される期間MSの間に積の項のライン２は＋5Vま
でプリチヤージされる。これは、列Ｘにおける積
の項２が第２の期間の間に負の論理機能を実
行することを可能にする。このことは、以下の例
で説明され得る。 入力変数Ｕ及びＶのアンド論理機能が実行され
ることが所望されていると、仮定する。列Ｘは、
この論理機能を実行するためにサーチ・アレイ５
０からオア・アレイ５２へ出力することになる積
の項を発生するように選択されることになる。項
の負の論理は、もしＵ・Ｖが所望の論理機能であ
るなら、入力ライン６及び６′は、相補的２進変
数及びを各々それらの入力として有さなけれ
ばならないことを意味すると、定義される。それ
から、負の論理演算モードは、結局、PLA回路
の出力４８でＵ及びＶの論理機能を発生すること
になる。FETアレイ装置S₁₁及びS₂₁は、製造時に
それらのゲートを各々の入力信号ライン６及び
６′に接続することにより、能動にされる。例え
ば装置S₃₁のように、サーチ・アレイ５０の列Ｘ
におけるFETアレイ装置のアレイ構成の平衡を
保つために存在するFETアレイ装置は、製造時
に非能動にされる。MS時間間隔の間に積の項の
ライン２は、プリチヤージされた装置４を通して
＋5Vの電位にプリチヤージされる。続く時間
間隔の間にライン６の入力信号及びライン６′
のの値は、各々アレイ装置S₁₁及びS₂₁を選択的
にターン・オンすることになり、条件的に積の項
のライン２の＋5Vの電位を放電することになる。
MS時間間隔の間に、オア・アレイのプリチヤー
ジにあるロツクされる負荷装置４０は、負荷装置
３８を通してライン３６へ正の電流を提供するこ
とになる。もしオア・アレイFET装置O₂₁，O₂₂
又はO₂₃のうちのいずれかが導電状態であるな
ら、ライン３６は電位が上昇せずに実質的に接地
電位のままであることになる。もしオア・アレイ
５２のその行のFETアレイ成分の全てが非導電
状態であるなら、アレイ３６は＋5Vの電位まで
上昇することになる。これにより、出力反転回路
の能動装置４４をターン・オンし、そして出力端
子４８を実質的に接地することになる。サーチ・
アレイ５０における列Ｘの動作についての真理値
表（ここで、２進の０は接地電位に等しく、そし
て２進の１は＋5Vの電位に等しい）が、次の表
に示されている。

【表】 上記表では、変数Ｕ及びＶのアンド論理機能
が、第５図のPLAの列Ｘにより実行されている
ことがわかる。 サーチ・アレイ５０中の列Ｙの第２番目のもの
は、ライン１２′の＋5Vの基準電位と積の項のラ
イン２′との間に接続されたFETアレイ装置S₁₂，
S₂₂及びS₃₂のソース／ドレインのパスを有してい
る。本発明により、積の項のライン２′が、MS
時間間隔の間にそのソースが接地電位に接続され
ているプリチヤージされたFET装置４′を通して
プリチヤージされる。従つて、MS時間間隔の間
に積の項のライン２′は、接地電位にプリチヤー
ジされる。それから続くの時間間隔の間に入
力ライン６又は入力ライン６′のいずれかの入力
信号が、対応するFETアレイ装置S₁₂又はS₂₂をタ
ーン・オンにし得る。これにより、ライン１２′
の5Vの電位を積項のライン２′に接続することに
なり、積項のライン２′の電位を実質的に5Vまで
上昇させることになる。それから、積項のライン
２′における電位の上昇は、オア・アレイ５２中
のFETアレイ装置O₁₂，O₂₂及びO₃₂のゲートに印
加される。時間間隔の間にクロツクされる負
荷装置４０は導電状態になつていて、そして正の
電流が負荷装置３８を通つてライン３６へ流れ
る。もしFETアレイ装置O₂₂が積項のライン２′
の正の電位によつて導電状態になつているなら、
負荷装置３８からライン３６へ流れる電流は、
FETアレイ装置O₂₂を通つてライン４２の大地へ
流れることになる。従つて、能動装置４４のゲー
ト及び出力反転回路へ印加されるライン３６の電
位は低いままであり、そして出力端子４８の電位
は高い。第５図に示されているPLA回路のアレ
イ構成の平衡を保つために存在するFETアレイ
装置と共にサーチ・アレイ５０中の列ＹのFET
アレイ装置の動作の例が以下の例における論理オ
ア機能について述べられる。 第５図のサーチ・アレイ５０のＹ列におけるラ
イン１２′の＋5Vの電位への接続並びにプリチヤ
ージされたFET装置４′についてのソースの接地
電位への接続は、正の論理動作モードを提供す
る。もし論理オア機能が２進変数Ｕと２進変数Ｖ
との間で実行されることが所望されるなら、Ｕに
対する２進信号は入力ライン６に印加され、そし
て変数Ｖに対する２進信号は入力ライン６′に印
加される。FETアレイ装置S₁₂及びS₂₂はそれらの
ゲートが各々入力ライン６及び６′に接続されて
形成される。FETアレイ装置S₃₂のゲートは製造
の時にその対応する入力ライン６″には故意に接
続されない。MS時間間隔の間にプリチヤージさ
れたFET装置４′は、導電状態であり、そして積
項のライン２′を接地電位にプリチヤージする。
その後、時間間隔の間に論理信号Ｕがライン
６に印加され、そして論理信号Ｖがライン６′に
印加される。また時間間隔の間に、もしオ
ア・アレイ５２のFETアレイ装置O₂₂が積項のラ
イン２′の正の電位により導電状態であるなら、
クロツクされた負荷装置４０及び静的負荷装置３
８を通してライン３６へゲートされる正の電流
は、装置O₂₂を通つてライン４２及び接地電位へ
流れることになる。これにより、ライン３６は低
い電位に保たれ、それ故に、出力ノード４８は高
い電位にあることになる。Ｕ及びＶの種々の２進
の値についての及び結果として生じる出力ノード
４８における２進信号の出力についての回路の動
作が真理値表に示されている。

【表】 上記の表を参照すると、サーチ・アレイ５０及
びオア・アレイ５２の列Ｙにより実行される論理
演算は、２進変数Ｕ及びＶの間の論理オア機能の
演算であることがわかる。実際の２進変数Ｕ及び
Ｖはサーチ・アレイ５０へ入力されるので、この
遠算は正の論理演算として定義される。 従つて、本発明が第５図の同じサーチ・アレイ
５０内で正の論理機能及び負の論理機能の両方を
どのように提供するかが明らかにされた。

【図面の簡単な説明】

第１図は通常のPLAアレイの概略的な回路ダ
イヤグラムである。第２図は論理オア演算を実行
するのにアンド・アレイ中で３つの積項を必要と
する通常のPLAアレイの概略的な回路ダイヤグ
ラムである。第３図は本発明による論理オア演算
を実行するのにアンド・アレイ中で単一の積項を
用いる、変更されたPLAアレイの概略的なダイ
ヤグラムである。第４図は第３図のPLA回路の
ためのタイミング・ダイヤグラムである。第５図
はサーチ・アレイ及びオア・アレイの両方を示す
第３図の変更されたPLAアレイの概略的なダイ
ヤグラムである。 ２，２′……積項の出力ライン、４，４′……プ
リチヤージされるFET装置、６，６′，６″……
入力信号ライン、８……入力信号ラインに接続さ
れたFETアレイ装置、１０……入力信号ライン
に接続されなかつたFETアレイ装置、１２……
接地電位供給ライン、１２′……＋5V電位供給ラ
イン、３４……オア・アレイを構成するFET装
置、３６……ドレイン・ライン、４２……ソー
ス・ライン、４８……出力ノード。

Claims (1)

1. 【特許請求の範囲】 １ 複数のFET装置が行列に配置され、各行の
   当該装置のゲートが各行の入力信号ラインに選択
   的に接続され、各列の当該装置のソース／ドレイ
   ン・パスが各積項の出力ラインに接続されたサー
   チ・アレイと、複数のFET装置が行列に配置さ
   れ、各列の当該装置のゲートが上記積項の出力ラ
   インの各々に選択的に接続され、各行の当該装置
   のソース／ドレイン・パスの第１端子が第１基準
   電位に接続され、当該ソース／ドレイン・パスの
   第２端子が第２基準電位並びに出力ノードに接続
   されたオア・アレイとを含むPLA装置において、 第１の論理機能を実行するために、上記サー
   チ・アレイ中の第１の列が、上記第１基準電位
   と、クロツク信号の印加に応答して上記第２基準
   電位にプリチヤージされる上記積項の出力ライン
   との間に接続された上記FET装置のソース／ド
   レイン・パスを有し、 第２の論理機能を実行するために、上記サー
   チ・アレイ中の第２の列が、上記第２基準電位
   と、上記クロツク信号の印加に応答して上記第１
   基準電位にプリチヤージされる上記積項の出力ラ
   インとの間に接続された上記FET装置のソー
   ス／ドレイン・パスを有すること、 を特徴とする上記PLA装置。 ２ 上記第１基準電位が、接地電位であり、上記
   第２基準電位が、正の電位である特許請求の範囲
   第１項記載のPLA装置。