JPH07109710B2 - 電界効果半導体集積回路 - Google Patents

電界効果半導体集積回路

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JPH07109710B2
JPH07109710B2 JP61213699A JP21369986A JPH07109710B2 JP H07109710 B2 JPH07109710 B2 JP H07109710B2 JP 61213699 A JP61213699 A JP 61213699A JP 21369986 A JP21369986 A JP 21369986A JP H07109710 B2 JPH07109710 B2 JP H07109710B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路の電子回路構成に係り、特
に電界効果半導体集積回路において有効に用いられるゲ
ートディジタル信号伝達回路に関する。
〔従来の技術〕 電界効果半導体技術において、回路構成に当りキャパシ
タンスと他の全ての回路素子との関連は固有のものであ
り、すなわちキャパシタンスは特定の目的で形成された
キャパシタのような受動回路素子構成だけでなく、ｐチ
ャネルトランジスタおよびｎチャネルトランジスタのよ
うな能動回路素子構成と関連する。一方では動作速度を
改善するためスイッチング型トランジスタに対する前述
したキャパシタンスの減少に、他方では電子を備えてそ
の結果実質的に永久に容量性電荷を保持および表示する
トランジスタの素子構造に対して多大な関心が向けらて
きた。
いわゆるMOSは、コンピュータおよび同様なデータ処理
装置に使用されるディジタル半導体電界効果集積回路
（チップ）として一般的な技術になって来た。基本的な
金属−酸化物−半導体基板構造の発展に伴って、エンハ
ンスメント型半導体、例えばポリシリコンと金属との置
換および窒化物（MNOS）のような他の層の組込みが行わ
れるようになった。MOSの広範囲の応用例としては、プ
ログラマブルタイプ（ROMs）またはリプログラマブルタ
イプ（EPROMs）のいずれをも含めた読取専用メモリ（RO
Ms）およびダイナミックタイプの書き込み可能なメモリ
（DRAMs）がある。
DRAMsは、高速度のスイッチングが重要であり、このた
め達成し得る最低の固有容量を有するスイッチングトラ
ンジスタと特定のキャパシタ形成部との結合とを各ビッ
ト記憶部に含ませることが通常行われている。キャパシ
タ形成部はキャパシタ素子の充電時に一方の２進値（通
常は“1"）を記憶し、他の場合には別の２進値を示す。
充電または非充電は、メモリへの書き込みにおけるスイ
ッチングトランジスタの状態によって制御される。読み
込みは高インピーダンス検出回路を使用して電荷の状態
を電圧として検知することによって行われる。キャパシ
タの電荷はいわゆるリフレッシュサイクルに基づいて周
期的に再充電を行わないと減衰する。各リフレッシュサ
イクルには、通常キャパシタの電荷状態を検出する読み
込み動作と、これに続き２進値“1"を記憶する部所への
再書き込み動作が含まれる。
電荷捕捉は、EPROMに重要であり、この場合電荷捕捉ト
ランジスタは通常それぞれ負荷回路に結合される。適切
な捕捉電荷を常規動作論理レベルより高く設定すること
によりトランジスタのスイッチング動作を阻止すること
ができる。非破壊読み取りは、スイッチング動作を行
い、かつ関連する負荷の電圧降下の有無を検出すること
により行うことができる。所謂フローティングゲートま
たはNOSトランジスタの捕捉電荷は、標準チップ動作に
使用される論理レベルより高い電圧の信号によりまたは
UV照射により放電させることができ、これによりEPROM
の再書き込みが可能な状態となる。書き込み，消去並び
に再書き込みは、通常EPROM書き込み装置として知られ
る専用の装置を使用して行われる。
２進値を表わす信号を電界効果チップ、例えば、CMOSに
伝達する必要がある場合、一般的にいわゆる伝達ゲート
が使用される。このCMOS伝達ゲートは、典型的には信号
を伝達（通過）する少なくとも４つのトランジスタを具
え、すなわち並列接続されてそれぞれ異なる２つの２進
値信号を伝達するｐチャネルトランジスタとｎチャネル
トランジスタと、インバータとして作用する２つの別の
トランジスタとを具える。さらに別の４個以上のトラン
ジスタを使用してラッチを形成することにより、伝達ゲ
ートの状態を動作の記憶状態の基礎とすることができる
（このことは別のトランジスタを使用して後に述べるプ
ログラマブル論理アレイチップに関する選択を行うこと
と共に必要とされるものである）。
DRAMチップからの読み取りによりそれぞれのビット部に
対する電圧状態を効果的に検知し、この電圧状態は記憶
容量性電荷に左右されることは明らかである。また、こ
の検知動作は伝達ゲートの必要条件から全く異なるもの
であることも明らかである。すなわち、伝達ゲートは信
号をその入力側からその出力側に効果的に伝達する必要
があり、例えば、認識可能でかつ動作的に等価な信号、
通常は論理「高」および論理「低」信号を再生する必要
がある。
さらに、より簡単な伝達ゲート回路が必要とされる場合
がある。従って、このような簡単な回路構成を使用しな
いでプログラマブル論理アレイチップ（PLA）の能力を
高めようとすれば、必然的に論理セルの複雑性を増大さ
せる結果となり、このことは殊に再配列可能な条件を基
礎とする実際の動作において再プログラム化を簡単に得
る必要がある場合に顕著となる。従来のPLAチップは、
その有効面積の大部分を、ゲート入力側とゲート出力側
とのすべての接続可能なマトリックスの構成に割り当て
ており、この場合マトリックスの交差点において一般的
に付加逆性の相互接続選択を行うと共に実際のゲート回
路は一般的に前記有効面積の端部に限定している。ゲー
ト容量を著しく増大させる唯一の手段は、論理回路の占
有面積に対する相互接続部の面積を減少させることにあ
り、殊に論理回路セルを有効チップ面積全体に亘り一様
に分布させることである。それ故、新規でかつ有利なPL
A用の配列可能な論理チップ、すなわち実質的に均一に
分布された論理回路、好ましくはそれぞれが単一論理機
能を有する簡単な従来型の論理ゲートを有する論理チッ
プを提案した。しかしながら、原位置において再配列可
能性を達成するために、従来型の伝達ゲートまたはマル
チプレクサを相互接続に使用すると問題が残る。その理
由は、これらの伝達ゲートまたはマルチプレクサはそれ
ぞれ過大なチップ面積を使用して適数の簡単な構造の論
理ゲート回路の個々の入力側および出力側に機能させ得
る必要があるからである。簡単な論理ゲート、例えば、
２入力型NANDゲートを使用することが特に有利であると
信じられている。そして、このような制約を許容する場
合にはチップ上に大型で機能的に配列可能な論理回路セ
ルを構成することが可能となるが、セル数が比較的に少
数となり、その結果ULAの設計に携わる回路デザイナー
にとっては融通性および／または関心性は少なくなる。
この発明の目的は、電界効果半導体チップ用の比較的簡
単な信号伝達回路を提供するにある。
この発明によれば、電界効果半導体チップのゲート２進
信号伝達回路は、単一信号通過制御トランジスタを備
え、このトランジスタはその一方の電極に対するビット
信号入力側とその他方の電極からのビット信号出力側と
の間に接続され、さらに制御電極を備え（これを付勢す
ることにより第一電極と第二電極の間に導通状態が正常
に確立される）、この制御電極に所定の間隔でのみ動作
するスイッチング回路を接続して一時的付勢を行い、さ
らに単一信号通過制御トランジスタが前記制御電極の付
勢中に信号を通過するよう動作するようにしたことを特
徴とする。このような付勢動作により単一信号通過制御
トランジスタは導通状態すなわち導通可能となり、この
導通状態は若干の減衰を伴いながら繰り返され、従っ
て、前記所定間隔で定期的リフレッシュが行われるよう
になる。単一信号通過制御トランジスタの固有キャパシ
タンスのために、制御電極に付勢が加えられる度毎に電
荷が蓄積されるようになる。スイッチング回路は、先に
述べた所定間隔での付勢中に放電電圧を供給せず、むし
ろ付勢動作によるリフレッシュ中に制御電極を“フロー
ティング”状態に保持するように動作する。勿論単一信
号通過制御トランジスタはその制御電極に間欠的に付勢
が行われているにもかかわらず連続的に信号通過を行う
ことができる。
この発明の実施例は同一チップ上の論理ゲート回路に対
する入力側またはこの論理ゲート回路からの出力側を形
成するのに特に有用であり、殊にこれらの入力側または
出力側がビット信号を受信しまたは供給するか否かを決
めるのに有用である。プログラマブル論理アレイに対す
る本発明の適用性は明らかである。すなわち論理ゲート
入力側に対する可能な接続路またはその出力側からの可
能な接続路が導通状態にあるかどうかを選択するために
本発明を適用することができる。導通を行うため制御電
極を周期的に付勢して単一信号通過制御トランジスタを
強制的に飽和状態とし、さらにこの付勢間隔は、トラン
ジスタのオン状態を消失しない程度に、すなわち固有の
容量性電荷が流出して実質的な導通が妨げられるように
ならない程度に短く保持する。従って別の切換え可能な
トランジスタを使用して付勢動作の制御を行うことが好
ましい。また、さらに別の切換え可能なトランジスタを
直列に接続して使用することもでき、またこれらの２つ
のスイッチングトランジスタを二重ゲートMOSFETに置換
することもでき、これにより一致電流選択を行って組み
合せた単一信号通過制御トランジスタの付勢を可能とす
る。このような配置は、ROMの適切なビット位置（信号
通過制御トランジスタ当り一つのビット位置）の読み出
しと同期してイネーブルを行って実際の付勢動作を前記
のビット位置に記憶させたビット値に依存させる回路構
成に特に有用である。
この発明の単一信号通過制御トランジスタは従来の伝達
ゲートに較べて著しく簡単な構造となっている。さら
に、ダイナミックRAM（DRAM）のビット記憶部の作用に
比較してこの発明のトランジスタは有効な記憶機能とス
イッチング機能とを有する。またダイナミックRAM（DRA
M）に比較して各々のリフレッシュ動作の前に読み出し
動作を行う必要がない。その理由は所望の導通状態が外
部的に得られる信号によりまたは所定の構成を示す記憶
内容により確認されるからである。
チップの電界効果トランジスタにおける実際のキャパシ
タンスはMOSトランジスタ構体の幾何学的形状および材
料に左右されるので、この発明においては信号通過制御
トランジスタを少なくともチップの他の（スイッチン
グ）トランジスタ構体に対してキャパシタンスが増大す
るよう構成する（このことはキャパシタンスを減少させ
るようにする開発の主目的に追従し得るものである）。
従って、リフレッシュの間隔を長くすることが可能とな
りおよび／または出力／入力ビット信号の電圧適合度を
改善することができる。しかしながら、この発明では標
準のチップ製造技術を使用して３μｍのサイズでしかも
約1msecの特定付勢間隔を有するCMOSを製造することを
実行可能にしたことである。
この場合の単一信号通過制御トランジスタが、従来の伝
達ゲートに関連し、かつトランジスタしきい値レベル効
果（従来VT（電圧しきい値）と称される）によって典型
的には5Vで論理「高」を与え、0Vで論理「低」を与える
通常の電圧適合度では動作することができないことは明
らかである。先の課題は、異なる動作電圧を用いるこ
と、すなわち常規の論理レベル出力信号（後述する）を
加えることにより、または関連する論理回路の低い動作
速度を選択することにより達成できる。但し、この場合
前記の論理回路、つまり簡単な論理ゲートが通常特定さ
れた電圧（これはしばしば適用される）以下で動作する
ことを条件とする。
単一信号通過制御トランジスタにｎチャネルを使用する
と所謂「基板効果」を含むしきい値レベル効果のため
に、高レベル論理信号が劣化するようになる。少なくと
も一つのトランジスタに対ししきい値レベルを許容状態
にする必要があり、従って、この場合には、通常の＋5V
（論理「高」レベルとしての）よりも充分に高いものが
必要とされる。しかしながら、ｐチャネル信号通過制御
トランジスタを使用すると（この場合VTに対する「基板
効果」は少ない）、劣化現象は論理「低」レベルで実際
に発生し、従って完全なターンオフを行うために通常の
論理「高」レベル（5V）より大きい電圧を必要とせず、
また２つのスイッチングトランジスタを介してもｐチャ
ネルトランジスタをターンオンするのに5Vより大きい電
圧を必要としない。
トランジスタを＋5Vと−5Vとの間で動作させることが、
＋5Vより充分に大きい電圧と零電圧との間で動作させる
ことより有利であることは明らかである。標準論理「高
レベル」との基本的な適合性の問題があり、等価レベル
による電力供給の必要性は技術的にもまた経済的にも全
く取るに足らないものであり、いずれにしてもチップの
残余の部分に比べてわずか−5Vの低い電力消費に過ぎな
い。
MOSトランジスタの製造に適用される最小の寸法および
幅は集積回路技術の開発が進むに従い減少されることは
明らかであり、例えば、３μｍから1.5μｍにさらには
１μｍにさえ減少し、これにより必然的に迅速な応答が
可能となる。その結果、低論理電圧でも高速化を計るこ
とができる。そこで、ｎチャネル単一信号通過制御トラ
ンジスタの使用が可能となり、この点については後に詳
しく述べる。
〔実施例〕
本発明の特定の実施例について添付図面を参照しながら
説明する。第１図はゲート入力端に本発明を使用した選
択可能な接続部を有する論理ゲート部を示す回路図、第
2A〜2C図は配列可能な論理回路の応用例を示す。
図において、第１図に示す回路はCMOSチップ上で容易に
実現できるものである。区域10は２入力NANDゲートとし
て機能し得る従来の一般的な回路構成内の４つのトラン
ジスタを示し、このNANDゲート10は入力側12A,12B並び
に出力側12aを有し、後述するように供給電圧VD1,VD2並
びに基板電圧VSが印加される。区域20は、ゲート10の入
力側12Aおよび12Bにそれぞれ信号を通過するための本発
明のｎチャネル単一信号通過制御トランジスタ20Aおよ
び20Bを示す。区域30は、単一信号通過制御トランジス
タの制御電極（ゲート）22Aおよび22Bを付勢するスイッ
チングトランジスタを示し、そして32Aおよび34A,32Bお
よび34Bの各対として示されて、ライン36Rおよび36Cを
介して単一信号通過制御トランジスタ20A,20Bを導通さ
せるか否かを選択する。
単一信号通過制御トランジスタ20Aおよび20Bは、それぞ
れソース電極24A,24Bおよびドレイン電極26A,26Bを有
し、それぞれゲート入力側12Aおよび12Bと、信号ライン
28Aおよび28Bとの間に直列接続される。単一信号通過制
御トランジスタ20Aおよび20Bによって、それぞれライン
28A,28B上の信号をゲート入力側12A,12Bに認識可能かつ
有効な方法で通過（供給）するか否かを制御し得るよう
にする。すなわちトランジスタ20A,20Bのいずれか一方
が導通可能である場合、このトランジスタによりビット
信号を通過せしめ、そうでない場合はビット信号を通過
せしめない。単一信号通過制御トランジスタ20Aおよび2
0Bは、対応するスイッチングトランジスタ32A,34Aおよ
び32B,34Bがライン36Rおよび36C上の信号によって導通
可能になると飽和状態となり、その結果導通可能にな
る。次いで、適正な付勢信号が付勢ライン38Aおよび38B
のうちの対応する一方に供給されるようになる。付勢ラ
イン38Aまたは38B上に適正な電圧レベルが存在するか否
かによって、対応する単一信号通過制御トランジスタ20
Aおよび20Bがターンオンされるかどうかが決る。
図示の信号通過制御トランジスタをｎチャネルとし、通
常の5V（高レベルの論理値）よりも低い電圧および通常
の0V（低レベルの論理値）において論理ゲートが動作す
るものとする場合、VD1は3Vに、VD2は5Vに、VSは0Vに設
定することができる。信号通過制御トランジスタ（図示
せず）をｐチャネルとする場合には、関連電圧はVD1お
よびVD2ともに5Vで、論理ゲートVSは0V、信号通過制御
トランジスタのVSは−5Vに設定される。
付勢ライン38A,38Bは、リフレッシュ回路40から導出さ
れ、このリフレッシュ回路40は、ラッチレジスタ42の記
憶内容に従って付勢ライン38に所定の間隔で信号を供給
する。このラッチレジスタ42は、外部記憶装置またはそ
の他の適当な２進信号源で構成することができ、この２
進信号源の一方の２進値は信号通過制御トランジスタ20
Aおよび20Bの“オン”を示し、他方の２進値は“オフ”
を示す。また、リフレッシュ回路40は便宜上ライン36R
および36Cに対してイネーブル選択信号を供給するもの
として示す。
最も簡単な回路構成は、唯一個のスイッチングトランジ
スタ、例えば32Aと、トランジスタ32Aをターンオンさせ
るためライン36Rおよび38A上の信号を一致させることだ
けであることは明らかである。実際、ライン38Aは、適
切な電圧レベルに絶えず接続されて、スイッチングトラ
ンジスタ32Aがターンオンした際には常に付勢信号を供
給する。次いで、リフレッシュはライン36R上に信号を
周期的に加えることによって完全に実行され、この信号
によって、単一信号通過制御トランジスタ20Aを信号通
過可能状態にする必要がある場合にのみ、トランジスタ
32Aを“オン”状態に切換える。
この点に関して重要なことは、各々が単一信号通過制御
トランジスタ20およびスイッチング回路32または32,34
からなる図示の伝達ゲートのダイナミック特性のため、
所定間隔のリフレッシュを必要とし（伝送可能である
時）、その結果、単一信号通過制御トランジスタは、充
分な導通状態に保持されて接続されたゲート入力側に対
して有効な信号を通過し得るようにする。このような信
号通過制御動作は、周期的なリフレッシュの実行中に行
われる。このリフレッシュ中、ライン38は“フローティ
ング”状態に保持される。
単一信号通過制御トランジスタ20の導通状態の最初の設
定時において、トランジスタ32および34がターンオンさ
れかつライン38上に付勢信号が存在することにより単一
信号通過制御トランジスタ20のチャネルが飽和状態とな
り、その結果単一信号通過制御トランジスタ20の状態が
切換わる。この動作の過程において、その制御電極22を
介して注入される正孔（ｐチャネル形単一信号通過制御
トランジスタでは電子）によって必然的に容量性電荷が
発生するが、この電荷はトランジスタ32,34がターンオ
フされて非導通状態になった後放電されるようになる。
この現象が発生する前にトランジスタ32,34を再びター
ンオンし、そして再びライン38上に信号を短時間加えて
単一信号通過制御トランジスタ20のチャネルを再び飽和
させるようにする。その結果、反復可能な書き込みサイ
クルが行われて付勢ラインを介して規定される基準に対
応する単一信号通過制御トランジスタの状態が維持され
る。
入力側12A,12Bからの分岐ライン12Xおよび12Yは、単一
信号通過制御トランジスタ回路を使用してそれぞれ28A
および28B以外の入力ラインを選択することを示し、こ
れにより２入力NANDゲート10への給電を可能にする。同
様に分岐ライン12Zから出力側の選択を行うことができ
る。
本発明の一つの応用例は、勿論改良型のPLAに関するも
のであり、殊にマトリックスアレイ状にチップ上に論理
ゲートを実質的に均一に配列する型式のものである（こ
れについては別の特許出願を行った）。この場合、それ
ぞれの論理ゲート部は第１図に対応させることができ、
例えば入力側10A,10Xを先に述べた別のゲートから直接
導出し、そして別の入力側を分岐ライン出力12A,12Xを
選択的に接続することもできる広範な接続路（通常行お
よび列に後続する）から導出する。
このことから明らかなように、チップ動作を変更または
制御するために接続の利用または機能選択が望まれる場
合は別の応用が考えられる。例えば、複雑で配列可能な
論理セルを提供することが望まれ、これにより本発明の
実施例を用いて何れの出力側が入力信号を受けるかを選
択する信号路スイッチング型の回路の代りに、特定の回
路構成に対し所望の可能な接続を設定し得るようにす
る。この場合の極めて簡単な応用例を第2A図,B図,C図に
示す。
第2A図において、選択回路（前述した30または50）は個
所70,72に使用され、AND機能またはNAND機能の選択を行
う。
第2B図において、選択回路は半加算回路に関してその２
つの出力側（82,84参照）に使用され、少なくとも単一
出力論理に対し、２つの出力側が許容される半加算器の
機能（82および84が共に導通）、または排他的−OR機能
（82のみ導通）、またはAND機能（84のみ導通）の選択
を行い得るようにする。
第2C図において、選択回路はフリップフロップ回路に関
して使用され、ここでは選択回路はＸ印で示すと共にS1
〜S4の参照符号を付す。本例では基本的なSRフリップフ
ロップは、選択回路S1〜S4を全てオフ状態にした際に得
られ、SRフリップフロップはS1のみ導通させた際に得ら
れ、Ｄ形フリップフロップはS1〜S4を導通させた際にの
み得られ、Ｔ形フリップフロップはS4のみオフ状態にし
た際に得られる。
【図面の簡単な説明】
第１図はゲート入力端に本発明回路を使用した選択可能
な接続部を有する論理ゲート部を示す回路図、第2A〜2C
図は配列可能な論理回路の応用例を示すブロック回路図
である。 12A,12B……ビット信号出力側 20A,20B……単一信号通過制御トランジスタ 22A,22B……導通制御端子 24A,24B……一方の電極 26A,26B……他方の電極 28A,28B……ビット信号入力側 32A,32B……電界効果トランジスタ 34A,34B……電界効果トランジスタ 38A,38B……信号 40……リフレッシュ制御回路

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】少なくとも１つのゲート２進信号伝達回路
    （20）を有し、この回路は単一信号通過制御トランジス
    タ（20A、20B）とスイッチング回路（30）とからなり、
    前記単一信号通過制御トランジスタは、その信号通過制
    御トランジスタのゲート及びソース電極間に固有容量を
    組み込み、かつ、前記単一信号通過制御トランジスタ
    は、ソース電極（24A、24B）からビット信号入力側（28
    A、28B）に接続されると共にドレイン電極（26A、26B）
    からビット信号出力側（12A、12B）に接続され、前記ス
    イッチング回路（30）に単一信号通過制御トランジスタ
    の導通制御端子（22A、22B）を接続し、スイッチング回
    路（30）は、選択的に前記制御端子（22A、22B）を（38
    A、38Bを介して）所定の間隔で、繰り返し一時的に付勢
    するよう構成されて容量性電荷を前記固有容量に対して
    充電又は再充電し、ビット信号入力側（28A、28B）から
    の信号通過ビット信号は、前記信号通過制御トランジス
    タの固有容量中の容量性電荷によって持続する前記信号
    通過制御トランジスタの導電状態に依存して繰り返され
    る一時的な付勢間隔の間に、ビット信号入力側（28A、2
    8B）からビット信号出力側（12A、12B）へビット信号を
    通過するよう動作することを特徴とする電界効果半導体
    集積回路。
  2. 【請求項２】特許請求の範囲第１項記載の集積回路にお
    いて、スイッチング回路（32、34）は第１の別の電界効
    果トランジスタ（32A、32B）を有し、この電界効果トラ
    ンジスタ（32A、32B）は、前記単一信号通過制御トラン
    ジスタ（20A、20B）の導通制御端子（22A、22B）の繰り
    返される一時的な付勢を決める信号（38A,38Bを介し
    て）を導通し得るように接続し、かつこれ以外の場合に
    は導通制御端子（22A、22B）をフローティング状態を維
    持するように接続してなる電界効果半導体集積回路。
  3. 【請求項３】特許請求の範囲第２項記載の集積回路にお
    いて、スイッチング回路（32、34）は第２の別の電界効
    果トランジスタ（34A、34B）を有し、これに第１の別の
    トランジスタ（32A、32B）を接続して、後者を２つのイ
    ネーブル信号に従って導通可能に制御してなる電界効果
    半導体集積回路。
  4. 【請求項４】特許請求の範囲第３項記載の集積回路にお
    いて、第２の別のトランジスタ（34A、34B）は、第１の
    別のトランジスタ（32A、32B）に対して直列に接続して
    導通可能にし、これにより別のトランジスタ（32、34）
    が共に一致して（ライン36R、36Cを介して）導通可能と
    なると共に付勢信号（38A、38Bを介して）を他のトラン
    ジスタを介して加えた際にのみ信号通過制御トランジス
    タを導通可能にするようにしてなる電界効果半導体集積
    回路。
  5. 【請求項５】特許請求の範囲第２項乃至第４項のいずれ
    かに記載の集積回路において、別のトランジスタ（32）
    および（34）を信号通過制御トランジスタとは逆極性の
    チャネル型としてなる電界効果半導体集積回路。
  6. 【請求項６】特許請求の範囲第２項乃至第５項のいずれ
    かに記載の集積回路において、さらにリフレッシュ制御
    回路（40）を設け、このリフレッシュ制御回路を所定間
    隔で繰返し動作させて前記スイッチング回路に対してイ
    ネーブル信号を供給することからなる電界効果半導体集
    積回路。
  7. 【請求項７】特許請求の範囲第６項記載の集積回路にお
    いて、さらに繰り返される一時的な付勢信号の供給を制
    御するラッチレジスタを設けてなる電界効果半導体集積
    回路。
  8. 【請求項８】特許請求の範囲第１項乃至第７項のいずれ
    かに記載の集積回路において、更に論理回路（10）を設
    けてなり、その入力側は前記信号通過制御トランジスタ
    （20A、20B）のビット信号出力側（12A、12B）に接続さ
    れると共に論理回路（10）は、前記単一信号通過制御ト
    ランジスタ（20A、20B）と同じタイプのトランジスタを
    それぞれ含む入力側（12A、12B）と出力側（12Z）の間
    の選択可能な接続路を含む電界効果半導体集積回路。
  9. 【請求項９】特許請求の範囲第１項乃至第８項のいずれ
    かに記載の集積回路において、各信号通過制御トランジ
    スタ（20A、20B）の固有ゲート容量を、集積回路の他の
    トランジスタ（32、34）に関して増大するようになる電
    界効果半導体集積回路。
JP61213699A 1985-10-23 1986-09-10 電界効果半導体集積回路 Expired - Lifetime JPH07109710B2 (ja)

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