JPS5883431A - Mos型転送ゲ−ト回路 - Google Patents
Mos型転送ゲ−ト回路Info
- Publication number
- JPS5883431A JPS5883431A JP56181809A JP18180981A JPS5883431A JP S5883431 A JPS5883431 A JP S5883431A JP 56181809 A JP56181809 A JP 56181809A JP 18180981 A JP18180981 A JP 18180981A JP S5883431 A JPS5883431 A JP S5883431A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- signal
- node
- relaxation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明は、信号入力を別の信号で制御する丸めのMO
811転送r−)回路に関する。
811転送r−)回路に関する。
発明の技術的背景とその問題点
従来、MO1il11転送r−)回路は累1図に示すよ
うに構成されている。すなわち、第1の信号−菫か供給
される信号入力端11と接地点Eとの間に、第1のトラ
ンジスタQ!および負荷として働くコンデンサCLが直
列接続され、上記トランジスタQ1は、y−トか電源電
圧Vで導通設足される信号制御用のN2のトランジスタ
Q3を介して供給さ・れる第2の信号−3によって導通
制御される。
うに構成されている。すなわち、第1の信号−菫か供給
される信号入力端11と接地点Eとの間に、第1のトラ
ンジスタQ!および負荷として働くコンデンサCLが直
列接続され、上記トランジスタQ1は、y−トか電源電
圧Vで導通設足される信号制御用のN2のトランジスタ
Q3を介して供給さ・れる第2の信号−3によって導通
制御される。
上記のような構成にお−て、纂2図のタイオングチャー
)1用いて動作を説明する。信号φ識か@0ルベル(例
えはOV)の時は、トラ、ジスタQ!はオフ状態となる
ので、信号φlFiこのトツンゾスタq1t−通過でき
ない。そして。
)1用いて動作を説明する。信号φ識か@0ルベル(例
えはOV)の時は、トラ、ジスタQ!はオフ状態となる
ので、信号φlFiこのトツンゾスタq1t−通過でき
ない。そして。
信号φ−が′″11ルベルえば5V)にな!とツートム
か除々に充電されるとともに、トランジスタQ1のドレ
イン@?−)間の結合容量C鳳カ充電される。ツートム
が充分に充電(例えは4V)された状態で信号φ1が@
l”レベルに立ち上がると、上記結合容量C,Kよシノ
ートム(トランジスタQ1のr−ト)の電位がプルアッ
プされ、トランジスタQ1扛オン状態となるので信号φ
1はこのトランジスタQtを通過でき、ソース偶の負荷
コンデンサCLを駆動スル、この時、トランジスタQm
はツートムの電位を保持する。
か除々に充電されるとともに、トランジスタQ1のドレ
イン@?−)間の結合容量C鳳カ充電される。ツートム
が充分に充電(例えは4V)された状態で信号φ1が@
l”レベルに立ち上がると、上記結合容量C,Kよシノ
ートム(トランジスタQ1のr−ト)の電位がプルアッ
プされ、トランジスタQ1扛オン状態となるので信号φ
1はこのトランジスタQtを通過でき、ソース偶の負荷
コンデンサCLを駆動スル、この時、トランジスタQm
はツートムの電位を保持する。
しかし、トランジス1Qlt)l’−ト電位fii電源
電圧vに固定されているので、ツートムを充電するため
の時間か長くなり、かつ最終的な充電電位も低い。この
ため、第2@の破−で示すように、信号φ!とφ寓との
立ち土が)の時間差か小さい時は、ツートムが十分充電
されないうちKO1号φlか立ち上がるため、ツートム
は十分昇圧されないことになる。このようにダート(ノ
ードA)電位か低いと、トランジスタQ1の導通抵抗か
大き(なシ、ノードBの立ち上がニは非常にゆりくシし
たものになる。したかって、動作速度か遅くなりたシ、
不確実になり九〕してしまう。
電圧vに固定されているので、ツートムを充電するため
の時間か長くなり、かつ最終的な充電電位も低い。この
ため、第2@の破−で示すように、信号φ!とφ寓との
立ち土が)の時間差か小さい時は、ツートムが十分充電
されないうちKO1号φlか立ち上がるため、ツートム
は十分昇圧されないことになる。このようにダート(ノ
ードA)電位か低いと、トランジスタQ1の導通抵抗か
大き(なシ、ノードBの立ち上がニは非常にゆりくシし
たものになる。したかって、動作速度か遅くなりたシ、
不確実になり九〕してしまう。
lI3図は、上述した欠点を除去できる従来のM08型
転送f−1回路で、仁の回路においては、トランジスタ
Qt’t)ランゾスタQs〜Q丁から成る制御回路Uで
導通制御するようにしている。上記制御回路LLは、電
源Vと接地点Eト(DklJIIC) ?ンジスタQs
*Q4およびトランジスタQi=Q−が対称配置され、
上記トランジスタQstj:信号φ諺で導通制御され、
トランジスタQa=Qmは信号φ■と逆相の信号−3で
1 トランジスタQan上記トランジスタQsと94と
の接地点Cの電位でそれぞれ導通制御される。そして、
上記トランジスタQsとq・とのW!絖点りの電位を、
電源Vで導通設定されるトランジスタQ1を介してトラ
ンジスタQsのr−)に供給し、導通制御するように構
成されている。
転送f−1回路で、仁の回路においては、トランジスタ
Qt’t)ランゾスタQs〜Q丁から成る制御回路Uで
導通制御するようにしている。上記制御回路LLは、電
源Vと接地点Eト(DklJIIC) ?ンジスタQs
*Q4およびトランジスタQi=Q−が対称配置され、
上記トランジスタQstj:信号φ諺で導通制御され、
トランジスタQa=Qmは信号φ■と逆相の信号−3で
1 トランジスタQan上記トランジスタQsと94と
の接地点Cの電位でそれぞれ導通制御される。そして、
上記トランジスタQsとq・とのW!絖点りの電位を、
電源Vで導通設定されるトランジスタQ1を介してトラ
ンジスタQsのr−)に供給し、導通制御するように構
成されている。
以下、上述し九@35110−路にかいて動作を説明す
る。まず、信号φ璽を111jlレベルにしてトランジ
スタQ4−Qstオン状態とし、ノー)′ct放電させ
るとともにノードDを充電する6次に信号φ−が11”
レベルに立ち上がると、ノードlがトランジスタQ、の
ドレイン・r−)間の結合容量によって昇圧畜れこのト
ランジスタQ■の導通抵抗が小さくなるため、ツートム
は素早く充電される。この時、トランジスタQsかオン
状態であるので、ノードCか充電されてトランジスタq
@かオン状態とな夛。
る。まず、信号φ璽を111jlレベルにしてトランジ
スタQ4−Qstオン状態とし、ノー)′ct放電させ
るとともにノードDを充電する6次に信号φ−が11”
レベルに立ち上がると、ノードlがトランジスタQ、の
ドレイン・r−)間の結合容量によって昇圧畜れこのト
ランジスタQ■の導通抵抗が小さくなるため、ツートム
は素早く充電される。この時、トランジスタQsかオン
状態であるので、ノードCか充電されてトランジスタq
@かオン状態とな夛。
ノードD e W−が放電される。したかって、トラン
ジスタQsかオフ状態となり、ツートムは充電された高
い電位を保持する。この高い充電電位でトランジスタQ
1を導通制御する。
ジスタQsかオフ状態となり、ツートムは充電された高
い電位を保持する。この高い充電電位でトランジスタQ
1を導通制御する。
このような構成によれは、回路動作を高速化。
安定化できるか、回路が複雑化するのみならず。
信号φ1と逆相の信号φlが必要となプ、この信号φ1
t−発生するための回8路も必要となる。
t−発生するための回8路も必要となる。
さらには、信号φ凰が立ち上がった状態において、ツー
トムは昇圧された電位、ノード′E#:を接地電位とな
シ、トランジスタQmのドレイン(ツートム)トl’−
ト<ノードE)間には強い電界かかかるため、トランジ
スタQ怠の閾慎重・圧変動やy−ト絶縁膜破壊などの信
頼性上の問題を起し易い。
トムは昇圧された電位、ノード′E#:を接地電位とな
シ、トランジスタQmのドレイン(ツートム)トl’−
ト<ノードE)間には強い電界かかかるため、トランジ
スタQ怠の閾慎重・圧変動やy−ト絶縁膜破壊などの信
頼性上の問題を起し易い。
発明の目的
この発明は上記のような事情に鑑みてなされ良もので、
その目的とするとζろは、信号制御用トランジスタのダ
ートに緩和回路を設けることによシ、比較的簡単な回路
構成で確実な高速動作が可能な厭旧戯転送r−1−回路
を提供することである。
その目的とするとζろは、信号制御用トランジスタのダ
ートに緩和回路を設けることによシ、比較的簡単な回路
構成で確実な高速動作が可能な厭旧戯転送r−1−回路
を提供することである。
発明の概要
すなわち、この発明にシいては第1図に示すよりな−増
にw41の信号φKか供給される馬lのトランジスタQ
lとそoc−ト回路に設けられて、このトランジスタを
導通制御する$2のトランジスタQsとを備え九MD8
111@送制御回路にシいて、累2のトランジスタQs
Ol’−1回路に緩和回路を設け、$2のトランジスタ
を緩和回路を介して供給される電源電圧で導通設定させ
る4のである。
にw41の信号φKか供給される馬lのトランジスタQ
lとそoc−ト回路に設けられて、このトランジスタを
導通制御する$2のトランジスタQsとを備え九MD8
111@送制御回路にシいて、累2のトランジスタQs
Ol’−1回路に緩和回路を設け、$2のトランジスタ
を緩和回路を介して供給される電源電圧で導通設定させ
る4のである。
発明の実施例
以下、仁の発明の一実施例について図面會参照して説明
する。
する。
第4−はその基本構成を示すもので、上記第1図の回路
と同一構成Sは同じ符号を付してその説明は省略する。
と同一構成Sは同じ符号を付してその説明は省略する。
この発明においては第1図の回路構成に加えて、信号制
御用トランジスタQ3のr−)回路に緩和回路1jt設
けたものでめる。
御用トランジスタQ3のr−)回路に緩和回路1jt設
けたものでめる。
上記のような構成において動作を説明する。
ます、信号φ1 tφ雪が°10ルベルの状態ではノー
ドrは電源電圧Vに充電されてお9、トφ3が”1”レ
ベルに立ち上がると、ノードyはトランジスタQsのド
レイ/・f−1関谷量によって昇圧され、Qsの導通抵
抗が下がるのでノードムキ素早く充電される。緩和回路
IJは昇圧され九ノードyの電位を所定時間後に電源電
圧Vにもどす働きをするもので、この時。
ドrは電源電圧Vに充電されてお9、トφ3が”1”レ
ベルに立ち上がると、ノードyはトランジスタQsのド
レイ/・f−1関谷量によって昇圧され、Qsの導通抵
抗が下がるのでノードムキ素早く充電される。緩和回路
IJは昇圧され九ノードyの電位を所定時間後に電源電
圧Vにもどす働きをするもので、この時。
トランジスタQ!のドレイン・ソース間電圧かハイレベ
ルでおるためこの)ランジスタQsはオフ状態とな夛、
信号−鳳が立ち土がり九ときプルア、グされたツートム
の電位を保持する。
ルでおるためこの)ランジスタQsはオフ状態とな夛、
信号−鳳が立ち土がり九ときプルア、グされたツートム
の電位を保持する。
したがって、シルア、グされ次高い電位でトランジスタ
Q!を導通制御できるので、ノードBの立ち上か〕を高
速化できる 第6図(ml−(d)はそれぞれ、上記第4図の回路に
おける緩和回路11の具体的な構成例を示すもので、(
a)図においては抵抗Rを用いている。
Q!を導通制御できるので、ノードBの立ち上か〕を高
速化できる 第6図(ml−(d)はそれぞれ、上記第4図の回路に
おける緩和回路11の具体的な構成例を示すもので、(
a)図においては抵抗Rを用いている。
(b1図シよび(e)図は緩i回w113としてディグ
レッジ*ymのトランジスタQ@を使用し喪もので、こ
のトランジスタQsのダートはそれぞれmay6るいは
トランジスタQsoff−)に後続されている。また、
(4図に示す胞路扛、デイグレ、シ、ン屋のトランジス
タQ・に加え、トランジスタQ3のドレイン−グーF関
にシルア、グ用O′:1ンデ/すC2會設叶九40であ
る。
レッジ*ymのトランジスタQ@を使用し喪もので、こ
のトランジスタQsのダートはそれぞれmay6るいは
トランジスタQsoff−)に後続されている。また、
(4図に示す胞路扛、デイグレ、シ、ン屋のトランジス
タQ・に加え、トランジスタQ3のドレイン−グーF関
にシルア、グ用O′:1ンデ/すC2會設叶九40であ
る。
このような構成によれは、トランジスタQmの?−)電
位を充分圧プルアッグできるようになる。
位を充分圧プルアッグできるようになる。
発明の詳細
な説明し九ようにこの発明によれば、信号制御用トラン
ジスタのゲートに緩和1路を設け。
ジスタのゲートに緩和1路を設け。
こo制御用トランジスタで導通制御されるトランジスタ
のダート電位を高く設定するように構成したので、比較
的簡単な回路構成でi[笑な高速動作が可能なMoS型
転送r−)回路か得られる。
のダート電位を高く設定するように構成したので、比較
的簡単な回路構成でi[笑な高速動作が可能なMoS型
転送r−)回路か得られる。
第1図、第2図はそれぞれ従来のmam転送r−)11
路會示す図およびその動作な示すタイミングチャート、
第3ailは従来のM08重転送r−トーーの他の・構
成例を示す図、纂4図* ts 5図はそれぞれこの発
明の一実施例に係るMo8 m転送ダート回路の基本構
成を示す図およびその動作を示すタイ書ンダテヤート、
馬6図(1)〜(11)はそれぞれ上記[4図における
緩和回路の具体的な構成例を示す図である。 Ql−Ql・・・トランジスタ、43111w【・・・
信号s CL * Cp ”・コンデンサ、■・・・電
源・R・・・抵抗、11・・・緩和回路。 出願人代理人 弁埠士 鈴 江 武 彦第2図 第3図 第4図 第5図
路會示す図およびその動作な示すタイミングチャート、
第3ailは従来のM08重転送r−トーーの他の・構
成例を示す図、纂4図* ts 5図はそれぞれこの発
明の一実施例に係るMo8 m転送ダート回路の基本構
成を示す図およびその動作を示すタイ書ンダテヤート、
馬6図(1)〜(11)はそれぞれ上記[4図における
緩和回路の具体的な構成例を示す図である。 Ql−Ql・・・トランジスタ、43111w【・・・
信号s CL * Cp ”・コンデンサ、■・・・電
源・R・・・抵抗、11・・・緩和回路。 出願人代理人 弁埠士 鈴 江 武 彦第2図 第3図 第4図 第5図
Claims (4)
- (1) 一端に第1の信号が供給される第1のトラン
ジスタと、上記第1のトランジスタのr −ト薗路に設
けられこのトランジスタを導通制御する第2のトランジ
スタと、上記第2のトランジスタのグー1回路に設けら
れる緩和回路とを備え、上記@2のトランジスタは上記
緩和−路を介して供給される電源電圧で導通設定され。 その一端から第1の信号管制御する謳2の信号が供給さ
れるように構成したことを特徴とするMOa型転送r−
ト回路。 - (2) 上記緩和回路は、負荷抵抗から成ることを特
徴とする特許請求の範囲第1項記載のMO8聾転送?−
)回路。 - (3)上記緩和回路は、5P(グレッシ、ン屋の)2ン
ジスタから成ることを特徴とする特許請求の範囲第1項
記載のM011g@送ダート胞路。 - (4)上記緩和回路は、ディブレ、り、ンをのトランジ
スタと、上記第2のトランジスタのダート回路と第2の
信号入力端との間に接続されるヨンデンサとから成るこ
とt%徴とする特許請求の範囲第1項記載のMOB型転
送?−)回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56181809A JPS5883431A (ja) | 1981-11-13 | 1981-11-13 | Mos型転送ゲ−ト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56181809A JPS5883431A (ja) | 1981-11-13 | 1981-11-13 | Mos型転送ゲ−ト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5883431A true JPS5883431A (ja) | 1983-05-19 |
Family
ID=16107213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56181809A Pending JPS5883431A (ja) | 1981-11-13 | 1981-11-13 | Mos型転送ゲ−ト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5883431A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4868419A (en) * | 1985-10-23 | 1989-09-19 | Pilkington Micro-Electronics Limited | Gated transmission circuit (on-chip) |
EP0752759A2 (de) * | 1995-07-06 | 1997-01-08 | Siemens Aktiengesellschaft | Bootstrapschaltung |
EP0811980A2 (en) * | 1996-06-07 | 1997-12-10 | Ramtron International Corporation | Low voltage bootstrapping circuit |
-
1981
- 1981-11-13 JP JP56181809A patent/JPS5883431A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4868419A (en) * | 1985-10-23 | 1989-09-19 | Pilkington Micro-Electronics Limited | Gated transmission circuit (on-chip) |
EP0752759A2 (de) * | 1995-07-06 | 1997-01-08 | Siemens Aktiengesellschaft | Bootstrapschaltung |
EP0752759A3 (de) * | 1995-07-06 | 1998-03-18 | Siemens Aktiengesellschaft | Bootstrapschaltung |
EP0811980A2 (en) * | 1996-06-07 | 1997-12-10 | Ramtron International Corporation | Low voltage bootstrapping circuit |
EP0811980A3 (en) * | 1996-06-07 | 1999-06-09 | Ramtron International Corporation | Low voltage bootstrapping circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3480796A (en) | Mos transistor driver using a control signal | |
US20180286490A1 (en) | Shift register unit, driving method thereof, gate driving circuit and display device | |
US6822493B2 (en) | Voltage detection circuit, power-on/off reset circuit, and semiconductor device | |
US5614856A (en) | Waveshaping circuit generating two rising slopes for a sense amplifier pulldown device | |
JPS58140649A (ja) | 電圧検出回路 | |
US4873673A (en) | Driver circuit having a current mirror circuit | |
JPS5972530A (ja) | 高速低電力遅延クロツク発生回路 | |
US4431927A (en) | MOS Capacitive bootstrapping trigger circuit for a clock generator | |
US11538385B2 (en) | Gate driving unit, gate driving circuit, gate driving method and display device | |
EP0085436A2 (en) | Buffer circuits | |
JPS5827915B2 (ja) | リセット回路 | |
JPS5883431A (ja) | Mos型転送ゲ−ト回路 | |
US20160232965A1 (en) | SRAM module and writing control method thereof | |
JP3786977B2 (ja) | 低電源電圧を使用する半導体メモリ装置 | |
JPS63236407A (ja) | 半導体回路 | |
KR940004516B1 (ko) | 반도체 메모리의 고속 센싱장치 | |
US4897559A (en) | Variable clock delay circuit utilizing the R-C time constant | |
JPS6239912A (ja) | Mosブ−トストラツプ・ドライバ回路 | |
EP0170781A2 (en) | MOS dynamic memory device | |
JPH0217874B2 (ja) | ||
EP0664614A1 (en) | Decoder circuit which resists a fluctuation of a power supply | |
JPH0217872B2 (ja) | ||
US5204838A (en) | High speed readout circuit | |
JPH0220115A (ja) | パルス形信号を発生する回路 | |
US3107314A (en) | Electroluminescent-ferroelectric-photoconductive display device |