JPH03125207A - クロック切り替え装置 - Google Patents
クロック切り替え装置Info
- Publication number
- JPH03125207A JPH03125207A JP1264260A JP26426089A JPH03125207A JP H03125207 A JPH03125207 A JP H03125207A JP 1264260 A JP1264260 A JP 1264260A JP 26426089 A JP26426089 A JP 26426089A JP H03125207 A JPH03125207 A JP H03125207A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- oscillators
- oscillator
- circuit
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 13
- 230000002411 adverse Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000002950 deficient Effects 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は複数の周波数の異なったクロック信号として使
用し、その信号の品質を劣化させることなく選択する装
置に関する。
用し、その信号の品質を劣化させることなく選択する装
置に関する。
［従来の技術］
第４図が従来の技術の略図である。ＣＬＯＣＫｌと５Ｅ
ＬＩ、ＣＬＯＣＫ２と５ＥＬ２、ＣＬＯＣＫ３と５ＥＬ
３は、それぞれＡＮＤ回路４０４〜４０６で結ばれ、更
にその出力がＯＲ回路４０７によって結ばれている。そ
してＯＲ回路４０７の出力がＣＰｔＪ４０９のクロック
として用いられている。
ＬＩ、ＣＬＯＣＫ２と５ＥＬ２、ＣＬＯＣＫ３と５ＥＬ
３は、それぞれＡＮＤ回路４０４〜４０６で結ばれ、更
にその出力がＯＲ回路４０７によって結ばれている。そ
してＯＲ回路４０７の出力がＣＰｔＪ４０９のクロック
として用いられている。
［発明が解決しようとする課題］
このようなロジック回路４１０が必要であったため、回
路配線によ之不良ノイズの発生、叉、回路遅延による波
形の変形や、ジ・ンタの発生といった問題点があった。
路配線によ之不良ノイズの発生、叉、回路遅延による波
形の変形や、ジ・ンタの発生といった問題点があった。
さらに、装置の構造上、新規にクロック信号を容易にあ
とから追加できないという欠点があった。本発明の目的
とするところは波形の変形やジッダを抑えるとともに回
路構成を簡略化して拡張性をもたせることにある。
とから追加できないという欠点があった。本発明の目的
とするところは波形の変形やジッダを抑えるとともに回
路構成を簡略化して拡張性をもたせることにある。
［課題を解決するための手段］
異なる周波数の複数の発振器を有し、前記複数の発振器
は、それぞれトライステートバッファを内蔵し、前記ト
ライステートバッファの各出力はワイヤーＦＯＲのロジ
ックで結線されて構成されていることを特徴とする。
は、それぞれトライステートバッファを内蔵し、前記ト
ライステートバッファの各出力はワイヤーＦＯＲのロジ
ックで結線されて構成されていることを特徴とする。
［作用］
クロックの切り替えが行なわれる際に、前述のトライス
テートバッフ７を用いることにより選択されないクロッ
クの出力（第１図のブロック１〜３の出力）は開放され
ており、選択されたクロックの回路とは絶縁されている
ことになる。これにより選択のための回路は不要になり
、選択されないクロックの回路が選択されたクロックに
悪影響を与え、波形に変形やジッダを発生させるのを防
ぐことを可能にする。また、回路に無関係に、クロック
周波数の種類が増減できる。
テートバッフ７を用いることにより選択されないクロッ
クの出力（第１図のブロック１〜３の出力）は開放され
ており、選択されたクロックの回路とは絶縁されている
ことになる。これにより選択のための回路は不要になり
、選択されないクロックの回路が選択されたクロックに
悪影響を与え、波形に変形やジッダを発生させるのを防
ぐことを可能にする。また、回路に無関係に、クロック
周波数の種類が増減できる。
［実施例］
以下に本発明の実施例を示す、第１図はクロック切り替
え装置の概略図である。
え装置の概略図である。
本発明のクロック切り替え装置は第１図の発振器１〜３
の出力段にみられるようにクロック切り替えの出力段に
トライステートバッファを用いることにより、ハイイン
ピーダンス状態を作りだしていることを特徴としている
。セレクト信号を作る回路、発振器ｌ、発振器２、発振
器３、及び中央演算処理装置としてのＣＰＵより構成さ
れている。この実施例では、最も一般的なコンピュータ
のＣＰＵの動作周波数の切り替えを例としているが、他
のクロック切り替えが必要なデバイスに応用が可能であ
る。１０６は発振器ｌ、１０７は発振器２．１０８は発
振器３であって、それぞれトライステートの出力１０１
．１１１，１１２になっていて、セレクト信号１０ａ
（ＳＥＬＩ）、１０４ （ＳＥＬ２）、１０５ （ＳＥ
Ｌ３）によって選択されると１１３ （ＣＬＯＣＫＩ）
、１１４（ＣＬＯＣＫ２）、１１５ （ＣＬＯＣＫ３）
をそれぞれ出力する。しかし、選択されないときは出力
がハイインピーダンスの状態になり他の回路から切り放
され絶縁状態となる。このために選択されたクロックの
波形に悪影響を与えなくなり、変形やジッダを軽減させ
ることができる。そして選択されたクロックは、１１０
のＣＰＵ８０２８６に供給される。
の出力段にみられるようにクロック切り替えの出力段に
トライステートバッファを用いることにより、ハイイン
ピーダンス状態を作りだしていることを特徴としている
。セレクト信号を作る回路、発振器ｌ、発振器２、発振
器３、及び中央演算処理装置としてのＣＰＵより構成さ
れている。この実施例では、最も一般的なコンピュータ
のＣＰＵの動作周波数の切り替えを例としているが、他
のクロック切り替えが必要なデバイスに応用が可能であ
る。１０６は発振器ｌ、１０７は発振器２．１０８は発
振器３であって、それぞれトライステートの出力１０１
．１１１，１１２になっていて、セレクト信号１０ａ
（ＳＥＬＩ）、１０４ （ＳＥＬ２）、１０５ （ＳＥ
Ｌ３）によって選択されると１１３ （ＣＬＯＣＫＩ）
、１１４（ＣＬＯＣＫ２）、１１５ （ＣＬＯＣＫ３）
をそれぞれ出力する。しかし、選択されないときは出力
がハイインピーダンスの状態になり他の回路から切り放
され絶縁状態となる。このために選択されたクロックの
波形に悪影響を与えなくなり、変形やジッダを軽減させ
ることができる。そして選択されたクロックは、１１０
のＣＰＵ８０２８６に供給される。
ここで、発振器とトライステートバッファとは１つのブ
ロック化された構成をとるから、メイン回路基板とは別
に発振器のブロックとして構成しておくことにより任意
に追加したり減らすことが簡単にできる。
ロック化された構成をとるから、メイン回路基板とは別
に発振器のブロックとして構成しておくことにより任意
に追加したり減らすことが簡単にできる。
第３図は実際の回路の動作の様子を表わしている。第２
図の２０１は、入力Ａ１ 人力Ｂに両方、共にＨ（Ｈｉ
ｇｈレベル）が入ると５ＥＬＩはＨになり、他の５ＥＬ
２．５ＥＬ３はＬ （Ｌｏｗレベル）になるから発振器
１からＣＬＯＣＫＩが出力される０発振器２、発振器３
の出力は開放されるから、発振器１のみがＣＰＵと接続
されることになる。第３図（ａ）がこのときの動作状態
である。
図の２０１は、入力Ａ１ 人力Ｂに両方、共にＨ（Ｈｉ
ｇｈレベル）が入ると５ＥＬＩはＨになり、他の５ＥＬ
２．５ＥＬ３はＬ （Ｌｏｗレベル）になるから発振器
１からＣＬＯＣＫＩが出力される０発振器２、発振器３
の出力は開放されるから、発振器１のみがＣＰＵと接続
されることになる。第３図（ａ）がこのときの動作状態
である。
同様に入力へ、人力Ｂにそれぞれ、Ｈ，Ｌが入ると５Ｅ
Ｌ２はＨになり、残りのＳＥＬ １．５ＥＬ３はＬにな
るから発振器２からＣＬＯＣＫ２が出力される。発振器
１、発振器３の出力は開放されるから、発振器２のみが
ＣＰＵと接続される。
Ｌ２はＨになり、残りのＳＥＬ １．５ＥＬ３はＬにな
るから発振器２からＣＬＯＣＫ２が出力される。発振器
１、発振器３の出力は開放されるから、発振器２のみが
ＣＰＵと接続される。
第３図（ｂ）がこのときの動作状態である。
同様に人力Ａ、人力Ｂにそれぞれ、ＬＳ Ｈが入ると５
ＥＬ３はＨになり、残りの５ＥＬＩ、５ＥＬ２はＬにな
るから発振器３からＣＬＯＣＫ３が出力される。発振器
１、発振器２の出力は開放されるから、発振器３のみが
ＣＰＵと接続される。
ＥＬ３はＨになり、残りの５ＥＬＩ、５ＥＬ２はＬにな
るから発振器３からＣＬＯＣＫ３が出力される。発振器
１、発振器２の出力は開放されるから、発振器３のみが
ＣＰＵと接続される。
第３図（Ｃ）がこのときの動作状態である。
このように１つの発振器がＣＰＵと接続されているとき
は、他の残りの発振器はＣＰＵから開放されていること
になるから、従来悩まされていたクロック波形の変形や
ジッダが軽減される回路構成となる。更に、従来の回路
である第４図と比べると回路が簡略されていることが判
る。また、第１図からも判るように、一般にｎ個の発振
器をもうけてｎ種類のクロック切り替えが簡単にてきる
。
は、他の残りの発振器はＣＰＵから開放されていること
になるから、従来悩まされていたクロック波形の変形や
ジッダが軽減される回路構成となる。更に、従来の回路
である第４図と比べると回路が簡略されていることが判
る。また、第１図からも判るように、一般にｎ個の発振
器をもうけてｎ種類のクロック切り替えが簡単にてきる
。
また、セレクト信号を発生する回路を改良することによ
り切り替−えるクロック数を後から変更することが容易
にできる構造である。従来のクロツク切り替え装置はク
ロックをロジック回路を介在することによりクロックの
切り替えを行なっていたためクロックを付は加えようと
するとロジック回路までも変更しなければならなかフた
。しかし、本装置を用いれば、ロジック回路の追加は不
要になる。
り切り替−えるクロック数を後から変更することが容易
にできる構造である。従来のクロツク切り替え装置はク
ロックをロジック回路を介在することによりクロックの
切り替えを行なっていたためクロックを付は加えようと
するとロジック回路までも変更しなければならなかフた
。しかし、本装置を用いれば、ロジック回路の追加は不
要になる。
そこで、ＣＰｔＪ （中央演算処理装置）の動作クロッ
ク周波数の切り替えなど異なった複数の周波数のクロッ
クを必要とするデバイスに本発明の装置はクロックを選
択して供給することができるとともに、クロックの選択
にあたりクロックの品質を劣化させることなくクロック
の切り替えを行える装置である。
ク周波数の切り替えなど異なった複数の周波数のクロッ
クを必要とするデバイスに本発明の装置はクロックを選
択して供給することができるとともに、クロックの選択
にあたりクロックの品質を劣化させることなくクロック
の切り替えを行える装置である。
［発明の効果］
本発明によりクロック切り替え装置を簡略化すると共に
、従来悩まされていたクロック波形の変形やジッタを軽
減することができる。また、選択されないクロック信号
は、出力されないので、それによる不良ノイズの発生が
なくなる。更に、クロックの切り替え個数を容易に変更
したり、遍加するこができる。
、従来悩まされていたクロック波形の変形やジッタを軽
減することができる。また、選択されないクロック信号
は、出力されないので、それによる不良ノイズの発生が
なくなる。更に、クロックの切り替え個数を容易に変更
したり、遍加するこができる。
第１図は、本発明の実施例である。ＣＰＵのクロック切
り替え装置の概略図である。 第２図はセレクト信号を発生させる回路の真理値図であ
る。 第３図（ａ）、第３図（ｂ）、第３１１ｍ（ｃ）は第１
図の実際の動作を表わした図である。 第４図は従来のクロック切り替え装置の概略図である。 １０１ トライステートバッファ １０２ セレクト信号発生回路 １０３ セレクト信号５ＥＬ１ １０４ セレクト信号５ＥＬ２ １０５ セレクト信号５ＥＬ３ １０６ 発振器１ １０７ 発振器２ １０８ 発振８３ １０９ ＣＰＵクロック １０ １１ １２ １３ １４ １５ ０１ ０２ ０３ ０４ ０５ ０６ ０１ ０１ ０２ ０３ ４０４、 ０７ ０８ ０９ ＣＰＵ８０２８６ トライステートバッファ トライステートバッファ ＬＯＣＫＩ ＬＯＣＫ２ ＬＯＣＫ３ １２ＭＨ２のＣＰＵクロック １２ＭＨ２動作の８０２８６ＣＰＵ １０ＭＨｚのＣＰＵクロック １０ＭＨ２動作の８０２８６ＣＰＵ ６ＭＨＺ（７）ＣＰ Ｕクロック ６ＭＨｚ動作の８０２８６ＣＰＵ 真理知表 発振器１ 発振器２ 発振器３ ４０５．４０６ ＡＮＤ回路 ＯＲ回路 ＣＰＵクロック ＣＰＵ ４１０ ロジック回路 以上
り替え装置の概略図である。 第２図はセレクト信号を発生させる回路の真理値図であ
る。 第３図（ａ）、第３図（ｂ）、第３１１ｍ（ｃ）は第１
図の実際の動作を表わした図である。 第４図は従来のクロック切り替え装置の概略図である。 １０１ トライステートバッファ １０２ セレクト信号発生回路 １０３ セレクト信号５ＥＬ１ １０４ セレクト信号５ＥＬ２ １０５ セレクト信号５ＥＬ３ １０６ 発振器１ １０７ 発振器２ １０８ 発振８３ １０９ ＣＰＵクロック １０ １１ １２ １３ １４ １５ ０１ ０２ ０３ ０４ ０５ ０６ ０１ ０１ ０２ ０３ ４０４、 ０７ ０８ ０９ ＣＰＵ８０２８６ トライステートバッファ トライステートバッファ ＬＯＣＫＩ ＬＯＣＫ２ ＬＯＣＫ３ １２ＭＨ２のＣＰＵクロック １２ＭＨ２動作の８０２８６ＣＰＵ １０ＭＨｚのＣＰＵクロック １０ＭＨ２動作の８０２８６ＣＰＵ ６ＭＨＺ（７）ＣＰ Ｕクロック ６ＭＨｚ動作の８０２８６ＣＰＵ 真理知表 発振器１ 発振器２ 発振器３ ４０５．４０６ ＡＮＤ回路 ＯＲ回路 ＣＰＵクロック ＣＰＵ ４１０ ロジック回路 以上
Claims (2)
- （１）異なる周波数の複数の発振器を有し、前記複数の
発振器は、それぞれトライステートバッファを内蔵し、
前記トライステートバッファの各出力はワイヤードＯＲ
のロジックで結線されて構成されていることを特徴とす
るクロック切り替え装置。 - （２）前記発振器と前記トライステートバッフアとを単
一ブロックにまとめた構成となっていることを特徴とす
る請求項１記載のクロック切り替え装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1264260A JPH03125207A (ja) | 1989-10-11 | 1989-10-11 | クロック切り替え装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1264260A JPH03125207A (ja) | 1989-10-11 | 1989-10-11 | クロック切り替え装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03125207A true JPH03125207A (ja) | 1991-05-28 |
Family
ID=17400706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1264260A Pending JPH03125207A (ja) | 1989-10-11 | 1989-10-11 | クロック切り替え装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03125207A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1265362A1 (en) * | 2001-05-15 | 2002-12-11 | Broadcom Corporation | Tri-state multiplexer |
-
1989
- 1989-10-11 JP JP1264260A patent/JPH03125207A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1265362A1 (en) * | 2001-05-15 | 2002-12-11 | Broadcom Corporation | Tri-state multiplexer |
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