DE3007939A1

DE3007939A1 - Anordnung zur kopplung von datenverarbeitungsanlagen

Info

Publication number: DE3007939A1
Application number: DE19803007939
Authority: DE
Inventors: Dieter Dipl.-Ing. 7151 Allmersbach Rupp
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1980-03-01
Filing date: 1980-03-01
Publication date: 1981-09-17

Description

Anordnung zur Kopplung von Datenverarbeitungsanlagen
Die Erfindung betrifft eine Anordnung zur Kopplung von Daten-Verarbeitungseinheiten bzw. -Anlagen über ihre unterschiedliche Datenbreiten aufweisende Busse.
Bei Prozeßrechenanlagen, die im Realzeitbetrieb mit hohen Realzeitforderungen arbeiten, kommt es unter anderem sehr darauf an, daß durch den Ein/Ausgabe-Bus den einzelnen Busteilnehmern für den Informationsaustausch nur eine eng begrenzte Zeitdauer, die nicht überschritten werden darf, zur Verfügung gestellt wird. Dabei werden Transfers von Adressen und Daten im Zeitbereich weniger usec durchgeführt.
Ist einer dieser Busteilnehmer ein Mikroprozessor-Steuerwerk, so kann meistens nur unter großen Schwierigkeiten die oben genannte Zeit für den Datentransfer eingehalten werden. Zum anderen ist ein direkter Datentransfer nur dann möglich, wenn die E/A-Busbreite und die Datenbreite des Mikroprozessors übereinstimmen oder der Datentransfer ist, falls erstere, wie in den meisten Fällen, größer ist, nur unter einschränkenden fledingungen rnögi ich, wobei softwareseitig der Datentransfer mit dem Mikroprozessor auf dessen Datenbitleitungen zu reduzieren ist, wodurch der Datenaustausch entsprechend längere Zeit beansprucht.
Aufgabe der Erfindung ist es daher, eine Anordnung der oben genannten Art anzugeben, die mit einfachen Mitteln Transfers in voller Datenbreite des jeweiligen zugreifenden Busses ermöglicht, wobei jeder Bus mit seiner spezifischen Zugriffsweise bzw. Zugriffsgeschwindigkeit arbeiten kann.
Die Lösung erfolgt mit den in den Ansprüchen angegebenen relevanten Mitteln.
In der Österreichischen Patentschrift Nr. 347 151 ist zwar eine Vorrichtung zur Datenverarbeitung angegeben, die in zeitlich abgestimmten Takten betrieben wird, mit einer zentralen Datenverarbeitungseinheit, einem Hauptspeicher und einem Geschwindigkeitspufferspeicher, welcher zwischen der Datenverarbeitungseinheit und dem Hauptspeicher Daten überträgt, wobei die zentrale Datenverarbeitungseinheit mit dem Geschwindigkeitspufferspeicher über eine erste Datensammelschiene und letzterer mit dem Hauptspeicher über eine zweite Datensammelschiene verbunden sind, wobei der Geschwindigkeitspufferspeicher eine Anzahl parallel angeordneter Speichereinheiten besitzt, die der Datenbreite des Hauptspeichers entspricht und wobei auswählbare Gatter zur Aufschaltung der Speichereinheiten auf die erste oder die zweite Datensammelschiene und eine Freigabeschaltung mit den Gattern zur Auswahl und übertragung von Datenbits zwischen den Speichereinheiten des Geschwindigkeitspufferspeichers und dem Hauptspeicher bzw. der zentralen Datenverarbeitungseinheit vorgesehen sind Hierbei handelt es sich jedoch um eine große Rechenanlage mit einem Hauptspeicher großer Datenbreite und einer zentralen D,#tenverarbeitunFrs einheit kleinerer Datenbreite, die über einen Pufferspeicher und eine Sammelschiene geringer Datenbreite gekoppelt-werden, wobei der Wirkungsgrad gesteigert werden soll, indem Daten von unterschiedlicher Bitanzahl mit gleichbleibender Zyklus~ zeit mittels Geschwindigkeitspufferspeicher übertragen werden sollen, d.h. daß stets eine geringste mögliche Zyklus oder Bitzeit für den übertragungsvorgang in Anspruch zu nehmen sind, wozu auch die korrekte Ausrichtung der Datenbits und die Auffüllung von Leerstellen gehört. Die Problematik liegt also in der Kopplung einer zentralen Datenverarbeitungseinheit mit ihrem Hauptspeicher innerhalb einer Datenverarbeitungsanlage, die zentral getaktet wird. Demgegenüber handelt es sich bei der vorliegenden Erfindung um eine Anordnung zur Kopplung von zwei oder mehreren Datenverarbeitungs anlagen bzw. -einheiten über ihre unterschiedliche Datenbrei ten aufweisende Busse, wobei die Datenverarbeitungsanlagen jeweils autarke, d.h. sich selbst steuernde Systeme sind.
Durch die erfindungsgemäße Anordnung ergeben sich die Vorteile, daß bei Prozeßrechenanlagen, die mit harten Realzeitforderungen beaufschlagt sind und die mit anderen Datenverarbeitungseinheiten gekoppelt sind, ein Informationsaustausch ermöglicht wird, der erstens die Prozeßrechenanlage in der Einhaltung ihrer Realzeitforderungen nicht behindert und zweitens keinen zusätzlichen Softwareaufwand nach sich zieht, sowie drittens die Dauer des Informationsaustausches auf das unbedingt Erforderliche reduziert. Weiterhin können die beteiligten Datenverarbeitungseinheiten wesentlich entkoppelt voneinander arbeiten, die erfindungsgemäße Anordnung weist dabei relativ wenig Aufwand auf, insbesondere bei einer Ausgestaltung, bei der der Hauptspeicher bzw. die Hauptspeichermoduln der einen Datenverarbeitungseinheit als Zwischenspeicher verwendet werden. Bei einer weiteren Ausge- staltung dieser Art, bei der die cine Datenverarbeitungs anlage ein Mikrocomputer ist und der Hauptspeicher der anderen Datenverarbeitungseinheit über direkten Zugriff zu einem Busteilnehmer verfügt, kann einerseits ein schneller Datentransfer zwischen DMA-Speicher und Hauptspeicher des Mikrocomputers stattfinden, wobei gleichzeitig dessen Mikroprozessor in einfacher Weise in Ruhestellung gehalten wird, und kann andererseits zwischen Mikroprozessor und Hauptspeicher ein Datentransfer erfolgen, der durch die im allgemeinen kurzen, jedoch in relativ langen Abständen auftretenden DMA-Zugriffe nicht allzusehr eingeschränkt ist.
Im folgenden wird die Erfindung näher beschrieben anhand der Figuren.
Figur 1 zeigt eine Anordnung zur Kopplung eines Busses 1 mit der Datenbreite n, beispielsweise 8 Bit, mit einem Bus 2 der dreifachen Datenbreite. Hierzu sind drei Zwischenspeicher mit wahlfreiem Zugriff RAM 1 - 3 vorgesehen, die über die Schalter S11, S12 und S13 parallel an den Bus 1 geschaltet werden können und die über die Schalter S21, S22 und S23 seriell an den Bus 2 angeschaltet werden können. Eine entsprechende Umschaltung dieser Schalter erfolgt durch eine Steuerung St, die sowohl vom Bus 1 als auch vom Bus 2 ansteuerbar ist.
In Figur 2 ist eine Koppelanordnung dargestellt, die einen schnellen 16-Bit-Bus 2 mit DMA-Zugriff an einen 8-Bit-Bus 1 eines Mikrocomputersystems uC anzukoppeln vermag. Dabei sind die beiden Hauptspeichermoduln RAM 1 und RAM 2 des Mikrocomputers bei aktivem Mikroprozessor uP mittels geschlossener Schalter S11 und S12 und SA1 an den Datenbus 1 des Mikrocomputers bzw. an den Adreßausgang des Mikroprozessors angeschaltet. Ein Datentransfer zwischen dem Mi- kroprozessor und den Hauptspeichermodul n ist damit möglich. Die Auswahl des Hauptspeichermoduls erfolgt dabei über Chipselect-Leitungen CS1 und CS2, die jeweils auf den Modulauswahleingang CS der Hauptspeichermoduln führen. Die Feinadresse A, unter der das Abspeichern bzw.
das Auslesen der Information geschieht, ergibt sich aus dem Signalinhalt der übrigen Adreßleitungen des Adreßbusses. Bei einem Zugriff des Busses 2 auf die Speichermo duln RAM 1 bzw. RAM 2 wird zunächst von einer DMA-Steuerung, die mit dem Bus 2 verbunden ist, ein sog. Holdsignal abgeleitet, das den Mikroprozessor nach einigen Taktschritten veranlaßt, sich vom Datenbus und Adreßbus zu trennen. Dabei werden die Schalter S12 und SA1 geöffnet.
Dieser Zustand wird durch das Signal HldA vom Mikroprozessor an die DMA-Steuerung zurückgemeldet. Durch die DMA-Steuerung wird anschließend veranlaßt, daß die Schalter 321, S22 und SA2 geschlossen werden, gleichzeitig wird der Schalter S11 aufgetrennt, wodurch die beiden Hauptspeichermoduln jeweils an eine Hälfte des 16 Bit breiten Busses 2 angekoppelt werden. Über eine zusätzliche Leitung, mit der die DMA-Steuerung mit den einen Eingängen zweier ODER-Glieder 01 und 02 verbunden ist, deren Ausgänge jeweils auf den Chipselect-Eingang CS der Hauptspeichermoduln führt, ist die gleichzeitige Ansteuerung beider Hauptspeichermoduln möglich, wodurch Datentransfers in einer gesamten Datenbreite von 16 Bit möglich werden.
Die Schalter S12 und SA1 brauchen üblicherweise nicht zusätzlich aufgewendet zu werden, da sowohl Daten- als auch Adreßbusse üblicher Mikrocomputer im Hold-Zustand hoch~ ohmig werden. Ebenso kann der Schalter SA2 durch einen Schalter (z.B. latch) mit Tri-state-Verhalten realisiert werden. Für die Kopplung der beiden Bussysteme sind grund- sätzlich die Schalter S21 und S?2 erforderlich, für sie können in einfacher Weise Bus treiber mit Tri-state-Verhalten verwendet werden. Der einzige zusätzlich notwendig werdende Schalter S11 kann ebenfalls als Bustreiber reale~ siert werden.

Claims

Patentansprüche in Anordnung zur Kopplung von Daten-Verarbeibungseinhei ten bzw. -Anlagen über ihre unterschiedliche Datenbreiten aufweisende Busse, dadurch gekennzeichnet, daß mindestens so viele Zwischenspeicher (RAM 1,2,3) mit wahlfreiem Zugriff vorgesehen sind, daß sie in Serie geschaltet eine Datenbreite ergeben, welche mindestens gleich derjenigen des breitesten Busses (Bus 2) ist, und daß die Datenleitungen der Zwischenspeicher jeweils an diejenigen der zugriffsberechtigten Busse derart anschaltbar sind, daß Parallelschaltung verwendet wird, wenn die Busdatenbreite die Datenbreite eines Zwischenspeichers egalisiert oder unterschreitet, und daß Serien- bzw Serien-Parallelschaltung verwendet wird, wenn die Busdatenbreite die Datenbreite eines Zwischenspeichers übersteigt.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Zwischenspeicher gleiche Datenbreite (n) aufweisen.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Datenbreiten der Busse (f'u# 1, #) ganze Vielfache (2n, 3n) der Zwischenspeicher»Datenbreite (n) sind.
4. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Zugriff zu den Zwischenspeichern direkt (DMA) oder programmiert erfolgt.
5. Anordnung nach den Ansprüchen 2, 3 oder 4, dadurch gekennzeichnet, daß die Zwischenspeicher Hauptspeicher der einen Verarbeitungseinheit sind.
6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die eine Verarbeitungseinheit bzw. -Anlage ein Mikroprozessor (pP) bzw. ein Mikrocomputer (uc) ist.
7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Zugriffe der anderen Busse (Bus 2) jeweils dann erfolgen, wenn der Mikroprozessor ';tP) im Hold-Betriebszustand ist.
8. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Anschaltung durch Bustreiber oder Schalter (latches) mit Tri-state-Verhalten erfolgt.
9. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Zugriffs-Steuerung (St, DMA-St) vorgesehen ist, durch welche die Zugriff fe der Busse auf die Zwischenspeicher sowie deren Anschaltung gesteuert werden.
10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Zugriffs-Steuerung das Vorrangwerk einer der Datenverarbeitungseinrichtungen ist.