DE2713304C2 - - Google Patents
Info
- Publication number
- DE2713304C2 DE2713304C2 DE19772713304 DE2713304A DE2713304C2 DE 2713304 C2 DE2713304 C2 DE 2713304C2 DE 19772713304 DE19772713304 DE 19772713304 DE 2713304 A DE2713304 A DE 2713304A DE 2713304 C2 DE2713304 C2 DE 2713304C2
- Authority
- DE
- Germany
- Prior art keywords
- computer
- data
- memory
- halt
- computers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
Die vorliegende Erfindung betrifft ein Mehrrechnersystem
nach dem Oberbegriff des Patentanspruchs 1.
Mehrrechnersysteme oder Rechnerverbundsysteme, bei denen
mehrere Rechner zusammenarbeiten, sind bereits bekannt. Das
Kernproblem bei Mehrrechnersystemen ist die Durchführung
der Übermittlung der Informationen von einem Rechner zum
anderen. Die Effektivität dieser Systeme hängt sowohl von
der Organisation des Informationsaustauschs wie auch von der
Geschwindigkeit ab, mit der die Daten übermittelt werden. Je
nach dem, ob die Einzelrechner gleichartige Aufgaben oder
sehr unterschiedliche Aufgaben bearbeiten, kommen hierfür
unterschiedliche Lösungen in Betracht. Für autonome Mehrrech
nersysteme, beispielsweise für prozessororientierte Aufgaben
oder funktionsgebundene Rechner müssen Möglichkeiten des Da
tenaustauschs vorgesehen werden, die es dem einzelnen Rechner
gestatten, die Kommunikation mit einem anderen Rechner ab
hängig vom Stand der Bearbeitung eines Problems durchzuführen.
Aus der US-PS 39 40 743 ist ein Mehrrechnersystem bekannt,
bei dem Daten von einem Rechner zu einem anderen Rechner
übertragen werden können. Jedem Rechner ist ein eigener Spei
cher zugeordnet. Wenn ein sendender Rechner Daten zu dem
Speicher eines Zielrechners übertragen will, gibt er Spei
cheradressen ab, die bei dem eigenen Speicher nicht vorhan
den sind. Eine spezielle Steuerschaltung erkennt diese Adres
sen und vermittelt die Datenübertragung zwischen dem senden
den Rechner und dem Zielrechner.
In Siemens Mikroprozessor-Bausteine Datenbuch 1976/77,
System SAB 8080, ist der Mikroprozessor SAB 8080 beschrie
ben. Auf Seite 49 wird erläutert, daß der Mikropro
zessor SAB 8080 aufgrund eines Signals am "HOLD" Eingang
in den hochohmigen Zustand auf seinen Adressenleitungen
gebracht wird und daß der Prozessor aufgrund dieses HOLD-
Signals ein HOLD-Quittungssignal abgibt.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde,
ein Mehrrechnersystem anzugeben, bei dem ein Datenaustausch
zwischen zwei Rechnern mit möglichst einfachen Mitteln er
folgt.
Diese Aufgabe wird bei einem Mehrrechnersystem der eingangs
genannten Art gemäß dem Kennzeichen des Patentanspruchs 1
gelöst.
Weiter schlägt die Erfindung ein Verfahren zur Durchführung
des Datenaustauschs in einem solchen Mehrrechnersystem vor,
wobei erfindungsgemäß jeder Rechner die an einen anderen
Rechner (Zielrechner) zu übergebenden Daten nach Aussendung
eines HALT-Signals an den Zielrechner und Empfang eines
HALT-Quittungssignals in einen Speicherbereich des Ziel
rechners einspeichert.
Hierbei steht jedem Rechner im Schreib-Lesespeicher jedes
anderen Rechners ein Speicherbereich zur Verfügung,
dessen Größe abhängig vom zu lösenden Problem und der An
zahl der zu übergebenden Daten sein kann. In diesem Spei
cherbereich können über direkten Speicherzugriff die zu
übermittelnden Daten eingespeichert werden. Dem Zielrechner
kann unmittelbar vor der Datenübermittlung bzw. danach über
Interrupt mitgeteilt werden, daß eine Datenübermittlung statt
gefunden hat. Während der Übermittlungsphase kann dieser
Speicherbereich des Zielrechners wie der eigene Speicher
behandelt werden. Die Ansteuerung und Adressierung wird
dadurch sehr vereinfacht. In komplexeren Systemen oder
in Systemen, in denen der eine oder andere Rechner pri
orisiert ist, so daß er nicht zu jeder Zeit von einem
anderen Rechner unterbrochen werden kann und soll, kann
die Phase des Datenaustauschs über eine vorhergehende Inter
ruptanforderung eingeleitet werden. Ist der Zielrechner
unterbrechbar, kann er in den HALT-Zustand gebracht werden.
Soll er nicht unterbrochen werden, kann der sendende Rech
ner seine Unterbrechungsanforderung wiederholen oder einen
anderen Rechner auswählen.
Die Datenübermittlung kann natürlich auch vom empfangenden
Rechner durchgeführt werden. Dies ist vor allem in
hierarchischen Systemen möglich, bei denen das Kernstück
ein zentraler Rechner ist. Dort wird bei einer Anforderung
eines untergeordneten Rechners mittels Interrupt der
sendewillige untergeordnete Rechner in den HALT-Zustand
versetzt und die Information vom empfangenden übergeordne
ten Rechner über Speicherlesesignale abgeholt. Dem unterge
ordneten Rechner kann nach Abschluß der Informationseinho
lung vom übergeordneten Rechner eine Gut-Schlechtquittung
in den Speicher eingeschrieben werden.
Im folgenden werden Ausführungsbeispiele der Erfindung an
Hand der Figuren beschrieben.
Fig. 1 zeigt eine Blockschaltung für eine Kopplung eines
Mehrrechnersystems.
Fig. 2 zeigt ein Mehrrechnersystem aus zwei gekoppelten
Rechnern.
Fig. 3 zeigt eine Speicherzugriffssteuerschaltung in einem
System aus mehr als zwei miteinander gekoppelten Rechnern.
Fig. 1 zeigt die Verbindung zwischen einem Rechner 1 und
einem Rechner 2 und ggf. weiteren Rechnern. Ein Adressen
bus AB und ein Datenbus DB jedes Rechners ist über einen
Zweiwegtreiberbaustein 1, 2, 3, 4 mit einem Adressenbus-
Koppelpunkt bzw. einem Datenbus-Koppelpunkt verbunden. Ein
solcher Zweiwegtreiber-Baustein kann drei verschiedene Schal
tungszustände einnehmen. Er kann entweder in einem Sperrzu
stand sein. Er kann in der einen Richtung leiten oder in der
anderen Richtung leiten. Ein geeignetes Bauelement hierfür
wird unter der Bezeichnung SAB 8216 vertrieben. Die Ausgänge
dieser Schaltungen sind im Ruhezustand hochohmig, so daß
die Rechner vollkommen entkoppelt sind. Erst über eine
über einen Inverter 7 kommende HALT-Anforderung und die über
einen Inverter 8 kommende HALT-Quittung werden die Zweiweg
treiber-Bausteine 1, 2, 3 und 4 in der gewünschten Richtung
leitend und die Busleitungen zusammengeschaltet. Die aus den
Gattern 9 und 10 bestehende logische Schaltung dient zur
Steuerung des Speicherschreibsignals derart, daß nach
Eingang der HALT-Quittung des Zielrechners, z. B. Rechner 2,
das Speicherschreibsignal des sendenden Rechners (z. B.
Rechner 1) dem Speicher des Zielrechners zugeführt wird.
Gleichzeitig verhindert eine derartige Schaltung beim
sendenden Rechner (in Fig. 1 nicht dargestellt), daß das
Speicherschreibsignal in den Speicher des sendenden Rechners
eingeschrieben wird.
Fig. 2 zeigt eine detailliertere Schaltung zweier mitein
ander gekoppelter Rechner. Im Ausführungsbeispiel wurden als
Rechner 11 und 13 Mikroprozessoren des Typs SAB 8080 ver
wendet zusammen mit Steuerschaltungen 12 bzw. 14 des Typs
SAB 8228. Als Speicher 15 und 16 wird eine geeignete An
zahl Bausteine des Typs SAB 8111 verwendet. Die Zweiwegtrei
ber-Bausteine 1, 2, 3 und 4 sind wieder Bausteine des Typs
SAB 8216 und zwar wurden als Zweiwegtreiber-Baustein 1 und 3
jeweils vier Bausteine des Typs SAB 8216 verwendet und als
Zweiwegtreiber-Bausteine 2 und 4 je zwei Bausteine dieses
Typs.
Es wird vom Anwendungsfall ausgegangen, bei dem der
Rechner 11 an den Rechner 13 Daten übergeben möchte.
Über eine von einem Output-port 20 ausgehende Steuerleitung
wird an Rechner 13 eine HALT-Anforderung gesendet. Sobald
der Rechner 13 in den HALT-Zustand gegangen ist und damit
Adreßbus und Datenbus 17 und 18 von dem Rechner 13 abge
trennt sind, wird vom Rechner 13 ein Quittungssignal (HLDA 2)
ausgesendet, das zusammen mit der Quittungsleitung des Rech
ners 11 die Zweiwegtreiber-Bausteine 1, 2, 3, 4 freigibt und
in der Richtung vom Rechner 11 zum Rechner 13 durchschaltet.
Das Quittungssignal bewirkt außerdem, daß Speicherschreib
signale (MEMWR) vom Rechner 11 auf den Speicher 16 des
Zielrechners 13 wirksam werden und damit vom Rechner 11 zum
Rechner 13 Daten übergeben werden können. Zur Steuerung des
Speicherschreibsignals des Rechners 11 ist eine Torschaltung
aus zwei Tristate-Gattern 30 und 31 in Verbindung mit einem
Inverter 29 vorgesehen. Das HALT-Quittungssignal schaltet
das Speicherschreibsignal des Rechners 11 über diese Tor
schaltung auf den Speicher 16 des Rechners 13 und verhindert,
daß das Speicherschreibsignal auf den eigenen Speicher 15
gelangt. In analoger Weise ist für den Rechner 13 eine Tor
schaltung aus Tristate-Gattern 33 und 34 in Verbindung mit
einem Inverter 32 vorgesehen.
Neben dem erwähnen Output-port 20 ist ein Input-port 19
vorgesehen, wozu in analoger Weise für den Rechner 13 ein
Input-port 22 und ein Output-port 21 vorgesehen ist. Die
Input-output port 19 und 20 bzw. 21 und 22 sind Puffer
speicher, die durch die Bausteine SAB 8212 gebildet
werden können. In den HALT-Quittungs
leitungen sind ferner Äquivalenzgatter 35 bzw. 36 vorgesehen,
die dafür sorgen, daß die Durchschaltung nur erfolgt, wenn
nur von einem der beiden Rechner 11 und 13 ein HALT-Quittungs
signal vorliegt.
Fig. 3 zeigt eine Schaltung, die dazu dient, zu verhindern, daß
während des Datenaustausches zwischen zwei Rechnern ein dritter
Rechner diesen Datenaustausch stört. Naturgemäß ist eine solche
Schaltung nur erforderlich, wenn mehr als zwei Rechner zu einem
Mehrrechnersystem zusammengeschaltet sind. Zur Potentialtren
nung der Ausgangssignale der einzelnen Rechner sind wieder
Treiberbausteine 24 und 25 vorgesehen, die aus den Bausteinen
SAB 8216 bestehen können. Sämtliche Anforderungsleitungen,
die die Durchschaltung der Daten zur Decodierung veranlassen,
sind über ODER-Glieder 26 zusammengefaßt, so daß sie, bevor
eine Anforderung gegeben wird, vom anfordernden Rechner
abgefragt werden können. Damit wird gewährleistet, daß
keine Doppelbelegung stattfindet. Ferner ist eine zentrale
Decodierschaltung 23 vorgesehen, durch die aus dem Anfor
derungssignal die Zieladresse des Zielrechners decodiert
und der Zielrechner angesteuert wird. Aus der Decodier
schaltung werden für den Zielrechner Signale abgeleitet,
die ihn in den HALT-Zustand versetzen. Ferner weist die
dargestellte Schaltung zwei Inverter 27 und 28 auf.
Will ein Rechner, z. B. Rechner 11 in Fig. 2, einem ande
ren, z. B. Rechner 13 in Fig. 2, Daten übergeben, so setzt
er ihn über die vom Output-port 20 ausgehende Steuerleitung
in einen HALT-Zustand. Dieser Zustand bewirkt, daß der Ziel
rechner 13 an seinen wichtigen Ausgängen zum Adressenbus
AB und Datenbus DB einen hochohmigen Zustand einnimmt, so
daß die Speicher 16 des Zielrechners 13 vom Senderechner 11
erreicht werden können. Die Übermittlung des HALT-Anforde
rungssignals kann bei Kopplung von nur zwei Rechnern, wie
in Fig. 1 dargestellt, direkt erfolgen oder bei Kopplung
mehrerer Rechner zweckmäßigerweise über eine Speicher
zugriffssteuerung, wie sie in Fig. 3 dargestellt ist. Diese
verhindert, daß ein Zielrechner während eines Zugriffs noch
von einem anderen in einen HALT-Zustand gebracht wird oder
daß der sendende Rechner von einem weiteren Rechner in den
HALT-Zustand versetzt wird.
Hat der sendende Rechner 11 sein Ziel erreicht, wird ihm
das vom Zielrechner 13 über eine Hardware-Leitung (HLDA 2)
mitgeteilt. Damit wird der Speicher 16 des Zielrechners 13
sein eigener Speicher und über Speicherschreibbefehle wird
nun die Information in den fremden Speicher 16 eingeschrie
ben. Die aus den Gattern 29, 30, 31 bestehende Torschaltung
verhindert währenddessen, daß in den eigenen Speicher 15
eingeschrieben wird, während das Speicherlesesignal nur im
eigenen Speicherraum wirksam bleibt. Damit steht für das
Speicherlesen der gesamte Speicher 15 des sendenden Rechners
11 uneingeschränkt zur Verfügung, während das Speicherschrei
ben nur in einen Teil des Speichers 16 des Zielrechners 13
erfolgt.
Nach Beendigung der Datenübermittlung wird der Zielrechner 13
durch die gleiche Hardware-Leitung, die den HALT-Zustand
verursacht hat, wieder in den aktiven Zustand versetzt. Wurde
der Zielrechner ohne vorhergehenden Interrupt unterbrochen,
erfolgt jetzt ein Interrupt, um ihm mitzuteilen, daß eine
Datenübertragung stattgefunden hat. Ist bereits vorher ein
Interrupt erfolgt, bleibt er in der Interrupt-Routine, um
die übertragenen Daten zu verarbeiten.
Claims (6)
1. Mehrrechnersystem mit mindestens zwei Rechnern, die
zur gemeinsamen Lösung von Aufgaben miteinander gekop
pelt sind, und bei dem jedem Rechner ein Speicher zuge
ordnet ist, auf den sowohl der eigene Rechner als auch
andere Rechner des Systems zugreifen können,
dadurch gekennzeichnet, daß Adreß- und
Datenschienen (AB, DB) der einzelnen Rechner über Zweiweg-
Treiberbausteine (1, 2, 3, 4), die zwischen einem Sperrzu
stand, einem Leitungszustand in Hinrichtung und einem Lei
tungszustand in Rückrichtung geschaltet werden können,
miteinander verbunden sind, daß Auswahl und Einstellung
der Übertragungsrichtung der Zweiweg-Treiberbausteine bei
gewünschter Übertragung von Daten von einem sendenden Rech
ner zu einem Zielrechner durch ein vom Zielrechner aufgrund
eines HALT-Signals vom sendenden Rechner abgegebenen HALT-
Quittungssignals erfolgt, und daß am Schreibsignalausgang
jedes Rechners eine Torschaltung (29, 30, 31 bzw. 32, 33, 34)
angeordnet ist, die ein Schreibsignal eines Rechners bei
Nichtvorliegen eines HALT-Quittungssignals von einem Ziel
rechner zum eigenen Speicher, bei Vorliegen eines HALT-
Quittungssignals von einem Zielrechner vom sendenden Rechner
zum Speicher dieses Zielrechners lenkt.
2. Mehrrechnersystem nach Anspruch 1, dadurch ge
kennzeichnet, daß die Torschaltung aus
zwei Tristate-Gattern (30, 31 bzw. 33, 34) und einem Inver
ter (29 bzw. 32) besteht.
3. Mehrrechnersystem nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß bei Kopplung von mehr als zwei Rechnern eine
aus zwei Treiberbausteinen (24, 25), einem ODER-Gatter
(26) und einem Decodierer (23) bestehende Spei
cherzugriffssteuerung verwendet wird, um zu verhin
dern, daß ein dritter Rechner den Datenaustausch zwi
schen zwei Rechnern stört.
4. Verfahren zur Durchführung des Datenaustauschs in
einem Mehrrechnersystem nach einem der
Ansprüche 1 bis 3, dadurch gekennzeich
net, daß jeder Rechner die an einen anderen Rechner
zu übergebenden Daten nach Aussendung eines HALT-Signals
an den Zielrechner und Empfang eines HALT-Quittungssignals
auf einen Speicherbereich des Zielrechners einspeichert.
5. Verfahren nach Anspruch 4, dadurch ge
kennzeichnet, daß an den Zielrechner zunächst
eine Interruptanforderung vom sendenden Rechner ausgesandt
wird und der Datenaustausch nur erfolgt, falls hierbei
festgestellt wird, daß der Zielrechner unterbrechbar ist.
6. Verfahren zur Durchführung des Datenaustauschs in einem
Mehrrechnersystem nach einem der Ansprüche 1
bis 3, dadurch gekennzeichnet, daß ein
zum Empfang von Daten bereiter Rechner einem zur Aussendung
von Daten bereiten Rechner ein HALT-Signal übermittelt und
anschließend die Daten aus dem Speicher des sendebereiten
Rechners ausliest.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19772713304 DE2713304A1 (de) | 1977-03-25 | 1977-03-25 | Mehrrechnersystem |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19772713304 DE2713304A1 (de) | 1977-03-25 | 1977-03-25 | Mehrrechnersystem |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2713304A1 DE2713304A1 (de) | 1978-09-28 |
DE2713304C2 true DE2713304C2 (de) | 1988-10-27 |
Family
ID=6004711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19772713304 Granted DE2713304A1 (de) | 1977-03-25 | 1977-03-25 | Mehrrechnersystem |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE2713304A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19924550C2 (de) * | 1998-05-29 | 2002-06-06 | Reinhausen Maschf Scheubeck | Verfahren und Anordnung zur Ermittlung von Kenngrößen zur Beurteilung der Elektroenergiequalität |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1118570B (it) * | 1979-04-19 | 1986-03-03 | Cselt Centro Studi Lab Telecom | Sistema per lo scambio di messaggi tra microilaboratori collegati da un mezzo trasmissivo sincrono |
DE3026362C2 (de) * | 1980-07-11 | 1984-12-06 | Siemens AG, 1000 Berlin und 8000 München | Einrichtung zum schnellen blockorientierten Datentransfer zwischen zwei sich im Betrieb befindlichen Rechnern |
DE3036911A1 (de) * | 1980-09-30 | 1982-05-13 | Siemens AG, 1000 Berlin und 8000 München | Mehrrechnersystem, insbesondere mit einer vielzahl von mikrorechnern |
US4429362A (en) * | 1981-06-18 | 1984-01-31 | The Bendix Corporation | Data buffer operating in response to computer halt signal |
US4471458A (en) * | 1981-06-18 | 1984-09-11 | Allied Corporation | Computer interface |
EP0216253B1 (de) * | 1985-09-20 | 1989-11-29 | Siemens Aktiengesellschaft | Multi-Mikroprozessorsystem mit zeitsparender Adressierung von Schreib-Lese-Speichern |
FR2622711A1 (fr) * | 1987-11-04 | 1989-05-05 | Trt Telecom Radio Electr | Dispositif destine a remplacer un circuit integre comportant sur la meme puce un processeur de signal et un ensemble de memoire contenant des informations figees |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2333255C2 (de) * | 1973-06-29 | 1975-05-15 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung für den Datenaustausch zwischen zentralen und peripheren Einrichtungen |
US3940743A (en) * | 1973-11-05 | 1976-02-24 | Digital Equipment Corporation | Interconnecting unit for independently operable data processing systems |
GB1499742A (en) * | 1974-10-30 | 1978-02-01 | Motorola Inc | Interface adaptor circuits in combination with a processo |
-
1977
- 1977-03-25 DE DE19772713304 patent/DE2713304A1/de active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19924550C2 (de) * | 1998-05-29 | 2002-06-06 | Reinhausen Maschf Scheubeck | Verfahren und Anordnung zur Ermittlung von Kenngrößen zur Beurteilung der Elektroenergiequalität |
Also Published As
Publication number | Publication date |
---|---|
DE2713304A1 (de) | 1978-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE68913914T2 (de) | Multiprozessorsystem mit Vervielfältigung von globalen Daten. | |
DE2854485C2 (de) | Datenverarbeitungsanlage | |
DE2415900C3 (de) | Rechenautomat mit mehreren mit je einem Vorratsspeicher versehenen Rechenanlagen | |
DE2856483C2 (de) | ||
EP0013737A1 (de) | Mehrstufige Speicherhierarchie für ein Datenverarbeitungssystem | |
DE68924637T2 (de) | Speicheranordnung für Mehrprozessorsysteme. | |
CH620306A5 (de) | ||
DE69230656T2 (de) | Universelle Koppeleinrichtung zwischen einem Rechnerbus und einer Steuereinheit einer Gruppe von Periphergeräten | |
DE3439302A1 (de) | Speichersteuerungsvorrichtung | |
EP0057756A2 (de) | Anordnung zum Datenaustausch in parallel arbeitenden Multi-Mikrorechnersystemen | |
DE69016978T2 (de) | Sicheres Datenschnellschreibverfahren für Massenspeichereinrichtung und ein dieses Verfahren ausführendes Computersystem. | |
DE2713304C2 (de) | ||
DE3123382C2 (de) | Verfahren und Einrichtung zum Übertragen von Daten in einem Mehrprozessorsystem | |
DE2645341C2 (de) | ||
DE69326705T2 (de) | Verfahren und Anordnung zur Feststellung der Befehlsablauffolge in einem Datenverarbeitungssystem | |
DE3142504A1 (de) | Mehrfachplattenspeicher-uebertragungssystem | |
WO1996016366A1 (de) | Anordnung mit master- und slave-einheiten | |
DE2539929A1 (de) | Rechnersystem mit busstruktur | |
EP0113379A1 (de) | Rechnerkopplung | |
DE69031965T2 (de) | System zum Durchgang von Hilfsmittelinformation | |
DE3751693T2 (de) | Speicherzugriffsteuerung | |
EP1308846B1 (de) | Datenübertragungseinrichtung | |
EP0048869B1 (de) | Mehrrechnersystem, insbesondere mit einer Vielzahl von Mikrorechnern | |
DE1449816C3 (de) | Schaltungsanordnung zur Steuerung des Zugriffs zu einem Magnettrommelspeicher | |
DE69127933T2 (de) | Erweiterte Speichereinheit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OAM | Search report available | ||
OC | Search report available | ||
8110 | Request for examination paragraph 44 | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |