JPH05242691A - プログラム回路 - Google Patents
プログラム回路Info
- Publication number
- JPH05242691A JPH05242691A JP3999092A JP3999092A JPH05242691A JP H05242691 A JPH05242691 A JP H05242691A JP 3999092 A JP3999092 A JP 3999092A JP 3999092 A JP3999092 A JP 3999092A JP H05242691 A JPH05242691 A JP H05242691A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- fuse
- cut
- power supply
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】切断したはずのヒューズ回路が、高抵抗でつな
がっていた場合、電源電圧ＶＣＣがゆっくり上昇した時
のプログラム回路の誤動作を防止すること。 【構成】回路１は、ＶＣＣ電源を入力とする遅延回路で
あり、電源投入時にＰチャネルＭＯＳトランジスタ４に
より、一旦接点Ｄはハイレベルに充電される。回路１の
遅延時間経過後に、ＰチャネルＭＯＳトランジスタ４は
オフし、インバータ回路２はロウレベルを出力する。ヒ
ューズ未切断時は、インバータ回路２により、接点Ｄは
ロウレベルになる。ヒューズ切断時はハイレベルを保持
したままとなる。ヒューズが高抵抗でつながっていた時
には、ＶＣＣ電源の上昇の如何にかかわらず、インバー
タ回路２ではヒューズが高抵抗である為、接点Ｄの電位
をロウレベルに出来ず、プログラム回路の誤動作を防
ぐ。
がっていた場合、電源電圧ＶＣＣがゆっくり上昇した時
のプログラム回路の誤動作を防止すること。 【構成】回路１は、ＶＣＣ電源を入力とする遅延回路で
あり、電源投入時にＰチャネルＭＯＳトランジスタ４に
より、一旦接点Ｄはハイレベルに充電される。回路１の
遅延時間経過後に、ＰチャネルＭＯＳトランジスタ４は
オフし、インバータ回路２はロウレベルを出力する。ヒ
ューズ未切断時は、インバータ回路２により、接点Ｄは
ロウレベルになる。ヒューズ切断時はハイレベルを保持
したままとなる。ヒューズが高抵抗でつながっていた時
には、ＶＣＣ電源の上昇の如何にかかわらず、インバー
タ回路２ではヒューズが高抵抗である為、接点Ｄの電位
をロウレベルに出来ず、プログラム回路の誤動作を防
ぐ。
Description
【０００１】
【産業上の利用分野】本発明はプログラム回路に関し、
特に半導体記憶回路のプログラム回路に関する。
特に半導体記憶回路のプログラム回路に関する。
【０００２】
【従来の技術】従来のプログラム回路の構成及び動作を
図３を用いて説明する。
図３を用いて説明する。
【０００３】図３に於いて、本プログラム回路は、ポリ
シリコンで構成されたヒューズ回路３と、ＮチャネルＭ
ＯＳトランジスタ５と、インバータ回路６，７と、高抵
抗素子１０と、容量素子１１とを有する。
シリコンで構成されたヒューズ回路３と、ＮチャネルＭ
ＯＳトランジスタ５と、インバータ回路６，７と、高抵
抗素子１０と、容量素子１１とを有する。
【０００４】まず、ヒューズ回路３を切断しなかったと
きには、本プログラム回路において、接点Ｄはヒューズ
回路３を介してＶＣＣ電源から電荷の供給によりＶＣＣ
電位まで上昇するため、本プログラム回路の出力ＯＵＴ
はハイレベルになる。ＮチャネルＭＯＳトランジスタ５
の入力はロウレベルであるため、ＮチャネルＭＯＳトラ
ンジスタ５はオフになり、接点Ｄは常にハイレベルに保
持される。
きには、本プログラム回路において、接点Ｄはヒューズ
回路３を介してＶＣＣ電源から電荷の供給によりＶＣＣ
電位まで上昇するため、本プログラム回路の出力ＯＵＴ
はハイレベルになる。ＮチャネルＭＯＳトランジスタ５
の入力はロウレベルであるため、ＮチャネルＭＯＳトラ
ンジスタ５はオフになり、接点Ｄは常にハイレベルに保
持される。
【０００５】また、図３のヒューズ回路３をレーザート
リマー装置で切断すると、接点ＤはＶＣＣ電源から電荷
の供給がされないため、ロウレベルになり、出力ＯＵＴ
はロウレベルとなる。ＮチャネルＭＯＳトランジスタ５
の入力はハイレベルであるため、ＮチャネルＭＯＳトラ
ンジスタ５はオンし、接点Ｄは常にロウレベルに保持さ
れる。
リマー装置で切断すると、接点ＤはＶＣＣ電源から電荷
の供給がされないため、ロウレベルになり、出力ＯＵＴ
はロウレベルとなる。ＮチャネルＭＯＳトランジスタ５
の入力はハイレベルであるため、ＮチャネルＭＯＳトラ
ンジスタ５はオンし、接点Ｄは常にロウレベルに保持さ
れる。
【０００６】以上説明したように、プログラム回路は、
ヒューズ回路３をレーザートリマー装置で切断する事で
出力ＯＵＴのレベルを切り換える事が出来る。
ヒューズ回路３をレーザートリマー装置で切断する事で
出力ＯＵＴのレベルを切り換える事が出来る。
【０００７】
【発明が解決しようとする課題】このような従来のプロ
グラム回路は、ヒューズ回路３をレーザートリマー装置
で切断する事によって、プログラム回路の出力ＯＵＴの
レベルは切り換えられるが、レーザートリマー装置のレ
ーザーのフォーカスのずれ、あるいはポリシリコンの膜
厚、幅等の製造上のばらつきによって、切断したはずの
ヒューズ回路３が完全に切断されず、高抵抗でつながっ
ている場合がある。
グラム回路は、ヒューズ回路３をレーザートリマー装置
で切断する事によって、プログラム回路の出力ＯＵＴの
レベルは切り換えられるが、レーザートリマー装置のレ
ーザーのフォーカスのずれ、あるいはポリシリコンの膜
厚、幅等の製造上のばらつきによって、切断したはずの
ヒューズ回路３が完全に切断されず、高抵抗でつながっ
ている場合がある。
【０００８】このような場合、通常にＶＣＣ電源を投入
したときには問題なく動作するが、ＶＣＣ電源がヒュー
ズ回路３の高抵抗と容量素子１１の時定数より大きい時
間でゆっくり上昇したときに、接点Ｄの電位が、ＶＣＣ
電源に追従してしまい、ロウレベルでなければならない
にもかかわらず、ハイレベルになってしまうという欠点
がある。
したときには問題なく動作するが、ＶＣＣ電源がヒュー
ズ回路３の高抵抗と容量素子１１の時定数より大きい時
間でゆっくり上昇したときに、接点Ｄの電位が、ＶＣＣ
電源に追従してしまい、ロウレベルでなければならない
にもかかわらず、ハイレベルになってしまうという欠点
がある。
【０００９】本発明の目的は、前記欠点を解決し、ヒュ
ーズ回路を完全に切断できるようにしたプログラム回路
を提供することにある。
ーズ回路を完全に切断できるようにしたプログラム回路
を提供することにある。
【００１０】
【課題を解決するための手段】本発明のプログラム回路
の構成は、ＶＣＣ電源を入力とする遅延回路の出力を入
力とするＰチャネルＭＯＳトランジスタのドレイン又は
ソースに、ラッチ回路を接続し、かつインバータ回路の
出力をヒューズ回路を介して接続したことを特徴とす
る。
の構成は、ＶＣＣ電源を入力とする遅延回路の出力を入
力とするＰチャネルＭＯＳトランジスタのドレイン又は
ソースに、ラッチ回路を接続し、かつインバータ回路の
出力をヒューズ回路を介して接続したことを特徴とす
る。
【００１１】
【実施例】図１（Ａ）は本発明の第１の実施例のプログ
ラム回路を示す回路図である。図１（Ｂ）は図１（Ａ）
のプログラム回路の内部波形を示す波形図である。
ラム回路を示す回路図である。図１（Ｂ）は図１（Ａ）
のプログラム回路の内部波形を示す波形図である。
【００１２】図１（Ａ），（Ｂ）において、本実施例
は、遅延回路１がＶＣＣ電源を入力とし、その出力がＰ
チャネルＭＯＳトランジスタ４及び電流供給能力の大き
いインバータ回路２に接続されており、４個のインバー
タからなる。インバータ回路２は、ヒューズ回路３を介
して、ＰチャネルＭＯＳトランジスタ４のドレイン（接
点Ｄ）と接続されている。さらに、接点Ｄにはインバー
タ回路５とインバータ回路６とで構成されるラッチ回路
が接続され、インバータ回路６の出力が、インバータ回
路７に入力されて、インバータ回路７の出力が出力ＯＵ
Ｔとなる。さらに、高抵抗素子Ｂ，容量素子１４を設け
る。
は、遅延回路１がＶＣＣ電源を入力とし、その出力がＰ
チャネルＭＯＳトランジスタ４及び電流供給能力の大き
いインバータ回路２に接続されており、４個のインバー
タからなる。インバータ回路２は、ヒューズ回路３を介
して、ＰチャネルＭＯＳトランジスタ４のドレイン（接
点Ｄ）と接続されている。さらに、接点Ｄにはインバー
タ回路５とインバータ回路６とで構成されるラッチ回路
が接続され、インバータ回路６の出力が、インバータ回
路７に入力されて、インバータ回路７の出力が出力ＯＵ
Ｔとなる。さらに、高抵抗素子Ｂ，容量素子１４を設け
る。
【００１３】図１（Ｂ）において、ＶＣＣ電源，Ａ点波
形，通常時（ヒューズ回路３の未切断）のＤ点波形，ヒ
ューズ切断時のＤ点波形をそれぞれ示している。
形，通常時（ヒューズ回路３の未切断）のＤ点波形，ヒ
ューズ切断時のＤ点波形をそれぞれ示している。
【００１４】次に、本実施例の動作について説明する。
ＶＣＣ電源が投入されたとき、ＰチャネルＭＯＳトラン
ジスタ４及びインバータ回路２の入力は遅延回路１を通
っているため、遅れてハイレベルになる。それまでの
間、ＰチャネルＭＯＳトランジスタ４のゲート入力はロ
ウレベルであるため、接点Ｄは、ＰチャネルＭＯＳトラ
ンジスタ４によってハイレベルに充電される。そして、
インバータ回路５，６のラッチ回路によって、接点Ｄ
は、ハイレベルを保持する。
ＶＣＣ電源が投入されたとき、ＰチャネルＭＯＳトラン
ジスタ４及びインバータ回路２の入力は遅延回路１を通
っているため、遅れてハイレベルになる。それまでの
間、ＰチャネルＭＯＳトランジスタ４のゲート入力はロ
ウレベルであるため、接点Ｄは、ＰチャネルＭＯＳトラ
ンジスタ４によってハイレベルに充電される。そして、
インバータ回路５，６のラッチ回路によって、接点Ｄ
は、ハイレベルを保持する。
【００１５】ヒューズ回路３を切断しない場合は、ＶＣ
Ｃ電源が投入されてから、遅延回路１の遅延時間が経過
すると、ＰチャネルＭＯＳトランジスタ４及びインバー
タ回路２の入力はハイレベルになり、ＰチャネルＭＯＳ
トランジスタ４は、オフするため、電荷の供給は止ま
る。ＰチャネルＭＯＳトランジスタ４がオフになるのと
同時に、ヒューズ回路３を介して接続されているインバ
ータ回路２の入力がハイになるため、インバータ回路２
はロウレベルを出力する。インバータ回路２はインバー
タ回路５よりも電流供給能力が大きいため、接点Ｄの電
位を徐々に、ロウレベルにする。そして、一定時間後に
は、接点Ｄはインバータ回路５，６のラッチ回路によっ
て、ロウレベルを保持するようになる。
Ｃ電源が投入されてから、遅延回路１の遅延時間が経過
すると、ＰチャネルＭＯＳトランジスタ４及びインバー
タ回路２の入力はハイレベルになり、ＰチャネルＭＯＳ
トランジスタ４は、オフするため、電荷の供給は止ま
る。ＰチャネルＭＯＳトランジスタ４がオフになるのと
同時に、ヒューズ回路３を介して接続されているインバ
ータ回路２の入力がハイになるため、インバータ回路２
はロウレベルを出力する。インバータ回路２はインバー
タ回路５よりも電流供給能力が大きいため、接点Ｄの電
位を徐々に、ロウレベルにする。そして、一定時間後に
は、接点Ｄはインバータ回路５，６のラッチ回路によっ
て、ロウレベルを保持するようになる。
【００１６】次に、ヒューズ回路３を切断したときは、
同様に、ＶＣＣ電源が投入されてから、遅延回路１の遅
延時間が経過すると、ＰチャネルＭＯＳトランジスタ４
及びインバータ回路２の入力はハイレベルになり、Ｐチ
ャネルＭＯＳトランジスタ４は、オフするため、電荷の
供給は止まる。しかし、インバータ回路５，６のラッチ
回路によって、接点Ｄのハイレベルは保持されたままと
なる。ヒューズ回路３をレーザートリマー装置で切断し
たときに、切断したはずのヒューズ回路３が完全に切断
されず、高抵抗でつながっている時には、ＶＣＣ電源の
上昇の如何にかかわらず、ヒューズ回路３が高抵抗であ
るため、インバータ回路２では、接点Ｄの電位を、ロウ
レベルにすることはできず、ヒューズ回路３を切断した
ときと同様に、ハイレベルを保持している事が出来る。
同様に、ＶＣＣ電源が投入されてから、遅延回路１の遅
延時間が経過すると、ＰチャネルＭＯＳトランジスタ４
及びインバータ回路２の入力はハイレベルになり、Ｐチ
ャネルＭＯＳトランジスタ４は、オフするため、電荷の
供給は止まる。しかし、インバータ回路５，６のラッチ
回路によって、接点Ｄのハイレベルは保持されたままと
なる。ヒューズ回路３をレーザートリマー装置で切断し
たときに、切断したはずのヒューズ回路３が完全に切断
されず、高抵抗でつながっている時には、ＶＣＣ電源の
上昇の如何にかかわらず、ヒューズ回路３が高抵抗であ
るため、インバータ回路２では、接点Ｄの電位を、ロウ
レベルにすることはできず、ヒューズ回路３を切断した
ときと同様に、ハイレベルを保持している事が出来る。
【００１７】図２（Ａ）は本発明の第２の実施例のプロ
グラム回路を示す回路図である。
グラム回路を示す回路図である。
【００１８】図２（Ｂ）は図２（Ａ）の動作を示す波形
図である。
図である。
【００１９】図２（Ａ），（Ｂ）において、本実施例の
プログラム回路は、４個のインバータからなる遅延回路
１，１２と、排他的論理和回路８と、ＮチャネルＭＯＳ
トランジスタ９，ＰチャネルＭＯＳトランジスタ４と、
インバータ回路５，６からなるラッチ回路と、出力イン
バータ回路７と、ヒューズ回路３と、高抵抗素子１３，
１５と、容量素子１４，１６とを備えている。
プログラム回路は、４個のインバータからなる遅延回路
１，１２と、排他的論理和回路８と、ＮチャネルＭＯＳ
トランジスタ９，ＰチャネルＭＯＳトランジスタ４と、
インバータ回路５，６からなるラッチ回路と、出力イン
バータ回路７と、ヒューズ回路３と、高抵抗素子１３，
１５と、容量素子１４，１６とを備えている。
【００２０】図２（Ｂ）において、図２（Ａ）のＶＣＣ
電源の波形，Ａ点波形，Ｂ点波形，通常時（ヒューズ回
路３の未切断）のＤ点波形，ヒューズ回路切断時のＤ点
波形をそれぞれ示している。遅延回路１，１２と、排他
的論理和回路８とにより、ワンショットパルス信号（図
２（Ｂ）のＢ点波形）を発生する。このワンショットパ
ルス信号によって、ＮチャネルＭＯＳトランジスタ９を
一瞬オンさせ、前述した第１の実施例と同様に、ヒュー
ズ回路３を切断しなかった時には、接点Ｄの電位をロウ
レベルにする。
電源の波形，Ａ点波形，Ｂ点波形，通常時（ヒューズ回
路３の未切断）のＤ点波形，ヒューズ回路切断時のＤ点
波形をそれぞれ示している。遅延回路１，１２と、排他
的論理和回路８とにより、ワンショットパルス信号（図
２（Ｂ）のＢ点波形）を発生する。このワンショットパ
ルス信号によって、ＮチャネルＭＯＳトランジスタ９を
一瞬オンさせ、前述した第１の実施例と同様に、ヒュー
ズ回路３を切断しなかった時には、接点Ｄの電位をロウ
レベルにする。
【００２１】ヒューズ回路３を切断した時には接点Ｄの
電位は、インバータ回路５，６のラッチ回路によってハ
イレベルを保持したままとなる。
電位は、インバータ回路５，６のラッチ回路によってハ
イレベルを保持したままとなる。
【００２２】同様に、ヒューズ回路３をレーザートリマ
ー装置で切断したときに、切断したはずのヒューズ回路
３が完全に切断されず、高抵抗でつながっている時に
は、ＶＣＣ電源の上昇の如何にかかわらず、ヒューズ回
路３が高抵抗であるため、ＮチャネルＭＯＳトランジス
タ９では、接点Ｄの電位を、ロウレベルにすることはで
きず、ヒューズ回路３を切断したときと同様に、ハイレ
ベルを保持している事が出来る。
ー装置で切断したときに、切断したはずのヒューズ回路
３が完全に切断されず、高抵抗でつながっている時に
は、ＶＣＣ電源の上昇の如何にかかわらず、ヒューズ回
路３が高抵抗であるため、ＮチャネルＭＯＳトランジス
タ９では、接点Ｄの電位を、ロウレベルにすることはで
きず、ヒューズ回路３を切断したときと同様に、ハイレ
ベルを保持している事が出来る。
【００２３】また本実施例では、ワンショットパルス信
号発生後、ＮチャネルＭＯＳトランジスタ９はオフする
ため、切断したはずのヒューズ回路３が完全に切断でき
ていなかったときに流れるリーク電流は流れなくなる。
号発生後、ＮチャネルＭＯＳトランジスタ９はオフする
ため、切断したはずのヒューズ回路３が完全に切断でき
ていなかったときに流れるリーク電流は流れなくなる。
【００２４】
【発明の効果】以上説明したように、本発明は、ＶＣＣ
電源を入力とする遅延回路の出力を入力とするＭＯＳト
ランジスタのドレイン又はソースに、ラッチ回路及びイ
ンバータ回路の出力をヒューズ回路を介して接続した事
により、例えばヒューズ回路をレーザートリマー装置で
切断したときに、切断したはずのヒューズ回路が完全に
切断されず、高抵抗でつながっている時にも、ＶＣＣ電
源の上昇の如何にかかわらず、ヒューズ回路を切断した
ときと同様に、ハイレベルを保持している事が出来、ま
たヒューズ回路を介して流れるリーク電流をなくす事も
出来るという効果がある。
電源を入力とする遅延回路の出力を入力とするＭＯＳト
ランジスタのドレイン又はソースに、ラッチ回路及びイ
ンバータ回路の出力をヒューズ回路を介して接続した事
により、例えばヒューズ回路をレーザートリマー装置で
切断したときに、切断したはずのヒューズ回路が完全に
切断されず、高抵抗でつながっている時にも、ＶＣＣ電
源の上昇の如何にかかわらず、ヒューズ回路を切断した
ときと同様に、ハイレベルを保持している事が出来、ま
たヒューズ回路を介して流れるリーク電流をなくす事も
出来るという効果がある。
【図１】（Ａ），（Ｂ）は本発明の第１の実施例のプロ
グラム回路を示す回路図、その動作波形図である。
グラム回路を示す回路図、その動作波形図である。
【図２】（Ａ），（Ｂ）は本発明の第２の実施例のプロ
グラム回路を示す回路図、その動作波形図である。
グラム回路を示す回路図、その動作波形図である。
【図３】従来のプログラム回路を示す回路図である。
１，１２ 遅延回路 ２，５，６，７ インバータ回路 ３ ヒューズ回路 ４ ＰチャネルＭＯＳトランジスタ ９ ＮチャネルＭＯＳトランジスタ ８ 排他的論理和回路 １０，１３，１５ 高抵抗素子 １１，１４，１６ 容量素子
Claims (2)
- 【請求項１】 回路に加わる電源電圧を入力とする遅延
回路の出力を入力とするＭＯＳトランジスタのドレイン
又はソースに、ラッチ回路を接続し、かつインバータ回
路の出力をヒューズ回路を介して接続した事を特徴とす
るプログラム回路。 - 【請求項２】 ＭＯＳトランジスタがＰチャネル型であ
る請求項１記載のプログラム回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3999092A JPH05242691A (ja) | 1992-02-27 | 1992-02-27 | プログラム回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3999092A JPH05242691A (ja) | 1992-02-27 | 1992-02-27 | プログラム回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242691A true JPH05242691A (ja) | 1993-09-21 |
Family
ID=12568376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3999092A Withdrawn JPH05242691A (ja) | 1992-02-27 | 1992-02-27 | プログラム回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242691A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321197A (ja) * | 1995-05-26 | 1996-12-03 | Lg Semicon Co Ltd | 半導体メモリ素子 |
| US7573273B2 (en) | 2005-05-31 | 2009-08-11 | Nec Electronics Corporation | Fuse cutting test circuit, fuse cutting test method, and semiconductor circuit |
-
1992
- 1992-02-27 JP JP3999092A patent/JPH05242691A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321197A (ja) * | 1995-05-26 | 1996-12-03 | Lg Semicon Co Ltd | 半導体メモリ素子 |
| US7573273B2 (en) | 2005-05-31 | 2009-08-11 | Nec Electronics Corporation | Fuse cutting test circuit, fuse cutting test method, and semiconductor circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6236249B1 (en) | Power-on reset circuit for a high density integrated circuit | |
| EP0254212B1 (en) | Mos semiconductor circuit | |
| US5469099A (en) | Power-on reset signal generator and operating method thereof | |
| JP3756961B2 (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
| US6937074B2 (en) | Power-up signal generator in semiconductor device | |
| US5196996A (en) | High voltage generating circuit for semiconductor devices having a charge pump for eliminating diode threshold voltage losses | |
| US5184030A (en) | Back bias generating circuit | |
| US5327072A (en) | Regulating circuit for a substrate bias voltage generator | |
| KR100278663B1 (ko) | 반도체 집적회로의 바이어스 회로 | |
| KR100440448B1 (ko) | 온도 변화에 무관한 지연 시간을 확보할 수 있는 반도체집적 회로장치 | |
| US7339770B2 (en) | Electrostatic discharge protection circuit having a ring oscillator timer circuit | |
| KR0142967B1 (ko) | 반도체 메모리장치의 기판 전압 제어회로 | |
| JPH0152906B2 (ja) | ||
| JP2943784B2 (ja) | メモリ装置用ヒューズオプション回路 | |
| JPH0786917A (ja) | インバータ回路 | |
| JPH05242691A (ja) | プログラム回路 | |
| JPH04212783A (ja) | メモリバスのプリチャージ回路 | |
| JP2937592B2 (ja) | 基板バイアス発生回路 | |
| US6353560B1 (en) | Semiconductor memory device | |
| JPH05101673A (ja) | プログラム回路 | |
| KR0183874B1 (ko) | 반도체 메모리장치의 내부 전원전압 발생회로 | |
| KR100203868B1 (ko) | 파워-온 리셋회로 | |
| JP2927487B2 (ja) | 基板バイアス発生回路 | |
| JP2000339981A (ja) | 半導体集積回路 | |
| JPH098644A (ja) | 論理＆レベル変換回路及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |