JPH08321197A - 半導体メモリ素子 - Google Patents
半導体メモリ素子Info
- Publication number
- JPH08321197A JPH08321197A JP1865696A JP1865696A JPH08321197A JP H08321197 A JPH08321197 A JP H08321197A JP 1865696 A JP1865696 A JP 1865696A JP 1865696 A JP1865696 A JP 1865696A JP H08321197 A JPH08321197 A JP H08321197A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- fuse
- memory device
- output node
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ヒューズＲＯＭ部における漏れ電流の発生等
を防止することで消費電力の少ない半導体メモリ素子を
提供すること。 【解決手段】 初期状態における外部電源の印加を検出
してこの電源電圧に応じた電源印加信号を出力する外部
電源検出回路１０と、この電源印加信号を入力してこれ
に応じた制御信号を出力するゲート制御回路２０と、こ
の制御信号によりオン・オフを行うスイッチとヒューズ
とが電源ＶＣＣとこれより電源ＶＳＳ間に直列接続さ
れ、このヒューズが切断されているか否かをノードＮ２
より出力するＲＯＭセル３０と、ＲＯＭセル３０の出力
状態をラッチするラッチ回路４０とを有する。ゲート制
御回路２０は、電源印加信号の遷移を監視し、外部電源
の電源電圧が安定状態になった後にスイッチを制御して
データのラッチが行う。
を防止することで消費電力の少ない半導体メモリ素子を
提供すること。 【解決手段】 初期状態における外部電源の印加を検出
してこの電源電圧に応じた電源印加信号を出力する外部
電源検出回路１０と、この電源印加信号を入力してこれ
に応じた制御信号を出力するゲート制御回路２０と、こ
の制御信号によりオン・オフを行うスイッチとヒューズ
とが電源ＶＣＣとこれより電源ＶＳＳ間に直列接続さ
れ、このヒューズが切断されているか否かをノードＮ２
より出力するＲＯＭセル３０と、ＲＯＭセル３０の出力
状態をラッチするラッチ回路４０とを有する。ゲート制
御回路２０は、電源印加信号の遷移を監視し、外部電源
の電源電圧が安定状態になった後にスイッチを制御して
データのラッチが行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子、
より具体的にはヒューズによるプログラマブルＲＯＭセ
ルを備えた半導体メモリ素子に関する。
より具体的にはヒューズによるプログラマブルＲＯＭセ
ルを備えた半導体メモリ素子に関する。
【０００２】
【従来の技術】半導体メモリ素子には、たとえば特開平
５−２４２６９１号公報または特開平７−７１３９号公
報に記載されているように、セルの一部にヒューズを入
れ、このヒューズを溶断することにより情報の記録を行
うプログラマブルＲＯＭがある。図５はこのような従来
のヒューズＲＯＭを備えた半導体メモリ素子のヒューズ
ＲＯＭ部を示したものである。
５−２４２６９１号公報または特開平７−７１３９号公
報に記載されているように、セルの一部にヒューズを入
れ、このヒューズを溶断することにより情報の記録を行
うプログラマブルＲＯＭがある。図５はこのような従来
のヒューズＲＯＭを備えた半導体メモリ素子のヒューズ
ＲＯＭ部を示したものである。
【０００３】図５において、ヒューズＦＵＳＥ１は、抵
抗成分により形成され、たとえばウェーハ状態でレーザ
ーカッティングマシーンを用いて開放させるようになっ
ている。ヒューズＦＵＳＥ１は、一端が供給電源ＶＣＣ
に接続されるとともに、他端が接地電源ＶＳＳに接続さ
れたＮＭＯＳトランジスタＭ１と反転素子ＩＮＶ１の入
力端子とに接続されている。反転素子ＩＮＶ１は、出力
端子がＮＭＯＳトランジスタＭ１のゲートとヒューズＲ
ＯＭの出力端子ＯＵＴとに接続されている。
抗成分により形成され、たとえばウェーハ状態でレーザ
ーカッティングマシーンを用いて開放させるようになっ
ている。ヒューズＦＵＳＥ１は、一端が供給電源ＶＣＣ
に接続されるとともに、他端が接地電源ＶＳＳに接続さ
れたＮＭＯＳトランジスタＭ１と反転素子ＩＮＶ１の入
力端子とに接続されている。反転素子ＩＮＶ１は、出力
端子がＮＭＯＳトランジスタＭ１のゲートとヒューズＲ
ＯＭの出力端子ＯＵＴとに接続されている。
【０００４】このように反転素子ＩＮＶ１の出力端子が
ＮＭＯＳトランジスタＭ１のゲートに接続されることに
より、たとえばヒューズＦＵＳＥ１が接続されている場
合にはノードＮ１が供給電源ＶＣＣレベルにラッチさ
れ、ヒューズＦＵＳＥ１が切断された場合にはノードＮ
１が接地電源ＶＳＳレベルにラッチされる。したがっ
て、ヒューズＦＵＳＥ１が接続されている場合には、ノ
ードＮ１がハイレベルとなり、出力ＯＵＴは“０”状態
となる。一方、ヒューズＦＵＳＥ１を開放させた場合に
はノードＮ１はトランジスタＭ１を通じてローレベルに
ディスチャージされ、出力ＯＵＴを“１”状態に保持す
る。すなわち、ヒューズＦＵＳＥ１が切断されたか否か
により、出力端子のヒューズが切断されたら“１”が出
力され、切断されていなければ“０”が出力される。
ＮＭＯＳトランジスタＭ１のゲートに接続されることに
より、たとえばヒューズＦＵＳＥ１が接続されている場
合にはノードＮ１が供給電源ＶＣＣレベルにラッチさ
れ、ヒューズＦＵＳＥ１が切断された場合にはノードＮ
１が接地電源ＶＳＳレベルにラッチされる。したがっ
て、ヒューズＦＵＳＥ１が接続されている場合には、ノ
ードＮ１がハイレベルとなり、出力ＯＵＴは“０”状態
となる。一方、ヒューズＦＵＳＥ１を開放させた場合に
はノードＮ１はトランジスタＭ１を通じてローレベルに
ディスチャージされ、出力ＯＵＴを“１”状態に保持す
る。すなわち、ヒューズＦＵＳＥ１が切断されたか否か
により、出力端子のヒューズが切断されたら“１”が出
力され、切断されていなければ“０”が出力される。
【０００５】
【発明が解決しようとする課題】しかしながらこのよう
な従来技術における半導体メモリ素子におけるヒューズ
ＲＯＭは、チップに電源が供給されればヒューズＦＵＳ
Ｅ１の状態をラッチするが、パワー印加の瞬間にはヒュ
ーズＦＵＳＥ１が接続されていてもノードＮ１の電位が
反転素子ＩＮＶ１よりローレベルが出力される程十分高
くならず、チップ状態が不安定になる。このため、チッ
プ状態が不安定のこの間にヒューズＦＵＳＥ１とトラン
ジスタＭ１とを通じて流れる電流Ｉ１が相当量流れ、そ
の不安定の状態を長く持ち続けるという欠点があった。
特に、メモリ容量の大きいメモリ素子には余分メモリブ
ロックのためのこのようなヒューズＲＯＭの数が相当量
形成されているので、不安定な電流Ｉ１の総和が数十ｍ
Ａまでになる。
な従来技術における半導体メモリ素子におけるヒューズ
ＲＯＭは、チップに電源が供給されればヒューズＦＵＳ
Ｅ１の状態をラッチするが、パワー印加の瞬間にはヒュ
ーズＦＵＳＥ１が接続されていてもノードＮ１の電位が
反転素子ＩＮＶ１よりローレベルが出力される程十分高
くならず、チップ状態が不安定になる。このため、チッ
プ状態が不安定のこの間にヒューズＦＵＳＥ１とトラン
ジスタＭ１とを通じて流れる電流Ｉ１が相当量流れ、そ
の不安定の状態を長く持ち続けるという欠点があった。
特に、メモリ容量の大きいメモリ素子には余分メモリブ
ロックのためのこのようなヒューズＲＯＭの数が相当量
形成されているので、不安定な電流Ｉ１の総和が数十ｍ
Ａまでになる。
【０００６】また、レーザーカッティングマシーンを用
いてヒューズＦＵＳＥ１を切断したときにヒューズＦＵ
ＳＥ１が完全に開放されずに接続状態にあれば、漏れ電
流がノードＮ１に印加され続けられ、チップ全体から発
生する漏れ電流の相当部分を占めることになる。また、
この場合には、出力ＯＵＴより開放されたヒューズＦＵ
ＳＥ１の状態が出力されずに、ヒューズＦＵＳＥ１が接
続されている状態が出力され、この状態でラッチされる
ことがあった。
いてヒューズＦＵＳＥ１を切断したときにヒューズＦＵ
ＳＥ１が完全に開放されずに接続状態にあれば、漏れ電
流がノードＮ１に印加され続けられ、チップ全体から発
生する漏れ電流の相当部分を占めることになる。また、
この場合には、出力ＯＵＴより開放されたヒューズＦＵ
ＳＥ１の状態が出力されずに、ヒューズＦＵＳＥ１が接
続されている状態が出力され、この状態でラッチされる
ことがあった。
【０００７】このように従来技術における半導体メモリ
素子は、動作待機状態の素子消費電力が増大するととも
に、ヒューズが完全に開放されなかった場合にはプログ
ラムした状態を正確に出力できずメモリ素子の信頼性が
低下するという問題点があった。
素子は、動作待機状態の素子消費電力が増大するととも
に、ヒューズが完全に開放されなかった場合にはプログ
ラムした状態を正確に出力できずメモリ素子の信頼性が
低下するという問題点があった。
【０００８】
【課題を解決するための手段】本発明は上述の課題を解
決するために、ヒューズを用いたプログラミング部を有
する半導体メモリ素子は、初期状態における外部電源の
印加を検出してこの電源電圧に応じた電源印加信号を出
力する外部電源検出回路と、外部電源検出回路の電源印
加信号を入力してこれに応じた制御信号を出力するゲー
ト制御回路とを有する。このメモリ素子はまた、ゲート
制御回路の制御信号によりオン・オフを行うスイッチと
ヒューズとが第１の電源とこれより低電位の第２の電源
間に直列接続され、このヒューズが切断されているか否
かを出力ノードより出力するＲＯＭセルと、ＲＯＭセル
の出力ノ−ドに接続され、この状態をラッチするラッチ
回路とを有する。上記ゲート制御回路は、電源印加信号
の遷移を監視することにより、外部電源の電源電圧が安
定状態を維持する前にＲＯＭセルのスイッチを制御して
出力ノードを第２の電源に接続し、外部電源の電源電圧
が安定したことを検出すると任意のタイミンングで出力
ノードと第２の電源間の接続を解除するとともに、出力
ノードがヒューズを介して第１の電源に接続されるよう
スイッチを制御する。
決するために、ヒューズを用いたプログラミング部を有
する半導体メモリ素子は、初期状態における外部電源の
印加を検出してこの電源電圧に応じた電源印加信号を出
力する外部電源検出回路と、外部電源検出回路の電源印
加信号を入力してこれに応じた制御信号を出力するゲー
ト制御回路とを有する。このメモリ素子はまた、ゲート
制御回路の制御信号によりオン・オフを行うスイッチと
ヒューズとが第１の電源とこれより低電位の第２の電源
間に直列接続され、このヒューズが切断されているか否
かを出力ノードより出力するＲＯＭセルと、ＲＯＭセル
の出力ノ−ドに接続され、この状態をラッチするラッチ
回路とを有する。上記ゲート制御回路は、電源印加信号
の遷移を監視することにより、外部電源の電源電圧が安
定状態を維持する前にＲＯＭセルのスイッチを制御して
出力ノードを第２の電源に接続し、外部電源の電源電圧
が安定したことを検出すると任意のタイミンングで出力
ノードと第２の電源間の接続を解除するとともに、出力
ノードがヒューズを介して第１の電源に接続されるよう
スイッチを制御する。
【０００９】
【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体メモリ素子の実施の形態を詳細に説明する。
よる半導体メモリ素子の実施の形態を詳細に説明する。
【００１０】図１は本発明によるヒューズＲＯＭを用い
たプログラミング部を有する半導体メモリ素子の実施の
形態を示すブロック図である。図１に示す半導体メモリ
素子では、初期状態における外部電源の印加を検出し、
この電圧が安定したときにプログラマブルＲＯＭセルの
ヒューズが切断されている否かを所定のタイミングで検
出することにより、漏れ電流を防止するとともに、ヒュ
ーズの状態を正確に出力できる信頼性の高い半導体メモ
リ素子を実現している。
たプログラミング部を有する半導体メモリ素子の実施の
形態を示すブロック図である。図１に示す半導体メモリ
素子では、初期状態における外部電源の印加を検出し、
この電圧が安定したときにプログラマブルＲＯＭセルの
ヒューズが切断されている否かを所定のタイミングで検
出することにより、漏れ電流を防止するとともに、ヒュ
ーズの状態を正確に出力できる信頼性の高い半導体メモ
リ素子を実現している。
【００１１】外部電源検出回路１０は、供給電源ＶＣＣ
と接地電源ＶＳＳとに接続され、初期状態における供給
電源ＶＣＣより供給された電圧が安定したかどうかを検
出する。すなわち、外部電源検出回路１０は供給電源Ｖ
ＣＣから供給される電圧が所定のレベルに達するまでこ
の電圧の遷移に応じて上昇する電源印加信号ＰＷＲＵＰ
を出力し、この供給電圧が所定のレベルになると電源印
加信号ＰＷＲＵＰをローレベルする。
と接地電源ＶＳＳとに接続され、初期状態における供給
電源ＶＣＣより供給された電圧が安定したかどうかを検
出する。すなわち、外部電源検出回路１０は供給電源Ｖ
ＣＣから供給される電圧が所定のレベルに達するまでこ
の電圧の遷移に応じて上昇する電源印加信号ＰＷＲＵＰ
を出力し、この供給電圧が所定のレベルになると電源印
加信号ＰＷＲＵＰをローレベルする。
【００１２】ゲート制御回路２０は、電源印加信号ＰＷ
ＲＵＰを入力し、この信号ＰＷＲＵＰよりヒューズイネ
ーブルバー信号ＦＥＮＢとヒューズプリディスチャージ
信号ＦＰＲの２つの制御信号を出力する。ヒューズイネ
ーブルバー信号ＦＥＮＢは、電源印加信号ＰＷＲＵＰの
上昇に合わせて電位が上昇し、この信号ＰＷＲＵＰの立
ち下がりにより所定のタイミング期間ｔ１だけロ−レベ
ルとなるパルスを出力する。また、ヒューズプリディス
チャージ信号ＦＰＲは、電源印加信号ＰＷＲＵＰの上昇
に合わせて電位が上昇し、この信号ＰＷＲＵＰの立ち下
がりによりローレベルになる。
ＲＵＰを入力し、この信号ＰＷＲＵＰよりヒューズイネ
ーブルバー信号ＦＥＮＢとヒューズプリディスチャージ
信号ＦＰＲの２つの制御信号を出力する。ヒューズイネ
ーブルバー信号ＦＥＮＢは、電源印加信号ＰＷＲＵＰの
上昇に合わせて電位が上昇し、この信号ＰＷＲＵＰの立
ち下がりにより所定のタイミング期間ｔ１だけロ−レベ
ルとなるパルスを出力する。また、ヒューズプリディス
チャージ信号ＦＰＲは、電源印加信号ＰＷＲＵＰの上昇
に合わせて電位が上昇し、この信号ＰＷＲＵＰの立ち下
がりによりローレベルになる。
【００１３】プログラマブルＲＯＭセル３０は、供給電
源ＶＣＣと接地電源ＶＳＳとの間に、ヒューズＦＵＳＥ
２と、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトラン
ジスタＭＮ１とが直列接続されている。なお、ヒューズ
ＦＵＳＥ２とＭＯＳトランジスタの順序は変えることが
でき、たとえばヒューズＦＵＳＥ２がＰＭＯＳトランジ
スタＭＰ１とノードＮ２間に接続されていてもよい。Ｐ
ＭＯＳトランジスタＭＰ１は、供給電源ＶＣＣとノード
Ｎ２間を導通／非導通にするスイッチであり、ヒューズ
イネーブルバー信号ＦＥＮＢを制御信号としてゲートに
入力する。また、ＮＭＯＳトランジスタＭＮ１は、接地
電源ＶＳＳとノードＮ２間を導通／非導通にするスイッ
チであり、ヒューズプリディスチャージ信号ＦＰＲを制
御信号としてゲートに入力する。
源ＶＣＣと接地電源ＶＳＳとの間に、ヒューズＦＵＳＥ
２と、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトラン
ジスタＭＮ１とが直列接続されている。なお、ヒューズ
ＦＵＳＥ２とＭＯＳトランジスタの順序は変えることが
でき、たとえばヒューズＦＵＳＥ２がＰＭＯＳトランジ
スタＭＰ１とノードＮ２間に接続されていてもよい。Ｐ
ＭＯＳトランジスタＭＰ１は、供給電源ＶＣＣとノード
Ｎ２間を導通／非導通にするスイッチであり、ヒューズ
イネーブルバー信号ＦＥＮＢを制御信号としてゲートに
入力する。また、ＮＭＯＳトランジスタＭＮ１は、接地
電源ＶＳＳとノードＮ２間を導通／非導通にするスイッ
チであり、ヒューズプリディスチャージ信号ＦＰＲを制
御信号としてゲートに入力する。
【００１４】ラッチ回路４０は、プログラマブルＲＯＭ
セル３０のノードＮ２に接続され、このノードＮ２に現
れたデータをラッチする回路である。ラッチ回路４０
は、供給電源ＶＣＣと接地電源ＶＳＳとの間に相異なる
二つの導電型のＭＯＳトランジスタＭＰ２，ＭＮ２が直
列に接続されている。すなわち、ＰＭＯＳトランジスタ
ＭＰ２は一端が供給電源ＶＣＣに他端がノードＮ２と接
続されたノードＮ６に接続され、ＮＭＯＳトランジスタ
ＭＮ２は一端がノードＮ６に他端が接地電源ＶＳＳに接
続されている。ノードＮ６にはまた、反転素子ＩＮＶ２
の入力端子が接続されている。
セル３０のノードＮ２に接続され、このノードＮ２に現
れたデータをラッチする回路である。ラッチ回路４０
は、供給電源ＶＣＣと接地電源ＶＳＳとの間に相異なる
二つの導電型のＭＯＳトランジスタＭＰ２，ＭＮ２が直
列に接続されている。すなわち、ＰＭＯＳトランジスタ
ＭＰ２は一端が供給電源ＶＣＣに他端がノードＮ２と接
続されたノードＮ６に接続され、ＮＭＯＳトランジスタ
ＭＮ２は一端がノードＮ６に他端が接地電源ＶＳＳに接
続されている。ノードＮ６にはまた、反転素子ＩＮＶ２
の入力端子が接続されている。
【００１５】反転素子ＩＮＶ２は、その出力端子がラッ
チ回路４０の出力端子ＯＵＴ２に接続されるとともにト
ランジスタＭＰ２とＭＮ２のゲートに接続されている。
このような接続により、反転素子ＩＮＶ２の出力ＯＵＴ
が出力ノードＮ４からＰＭＯＳトランジスタＭＰ２とＮ
ＭＯＳトランジスタＭＮ２のゲートに印加され各トラン
ジスタのゲートを制御する。したがって、このゲート制
御信号に応じて各ＭＯＳトランジスタＭＰ２、ＭＮ２の
うち一つがオン状態になると、ヒューズの状態が変化し
てノードＮ２の状態が変わらない限り同一状態にラッチ
される。
チ回路４０の出力端子ＯＵＴ２に接続されるとともにト
ランジスタＭＰ２とＭＮ２のゲートに接続されている。
このような接続により、反転素子ＩＮＶ２の出力ＯＵＴ
が出力ノードＮ４からＰＭＯＳトランジスタＭＰ２とＮ
ＭＯＳトランジスタＭＮ２のゲートに印加され各トラン
ジスタのゲートを制御する。したがって、このゲート制
御信号に応じて各ＭＯＳトランジスタＭＰ２、ＭＮ２の
うち一つがオン状態になると、ヒューズの状態が変化し
てノードＮ２の状態が変わらない限り同一状態にラッチ
される。
【００１６】図２は図１の動作を説明するために各信号
波形図のタイミングダイアグラムを示したものである。
以下、図２の波形図を参照して図１に示した実施の形態
の動作を説明する。波形ＶＣＣは、外部電源が図１に示
した回路に印加された初期状態の電圧の遷移を示してい
る。このように電源が回路に印加されれば供給電源ＶＣ
Ｃの電圧が次第に増加され所定のレベルＶＣＣとなり、
以後この安定状態を維持する。
波形図のタイミングダイアグラムを示したものである。
以下、図２の波形図を参照して図１に示した実施の形態
の動作を説明する。波形ＶＣＣは、外部電源が図１に示
した回路に印加された初期状態の電圧の遷移を示してい
る。このように電源が回路に印加されれば供給電源ＶＣ
Ｃの電圧が次第に増加され所定のレベルＶＣＣとなり、
以後この安定状態を維持する。
【００１７】外部電源検出回路１０は、この供給電源Ｖ
ＣＣの電圧が所定のレベルＶＣＣに達したことを検出す
ると、それまで波形ＶＣＣと同様の波形であった電源印
加信号ＰＷＲＵＰの電圧をローレベルに変化させる。ゲ
ート制御回路２０は、電源印加信号ＰＷＲＵＰのローレ
ベルへの立ち下がりを検出すると、図２に示すように、
ヒューズイネーブルバー信号ＦＥＮＢを短時間ｔ１の間
だけローレベルにするとともに、ヒューズプリディスチ
ャージ信号ＦＰＲをローレベルにする。これら信号ＦＥ
ＮＢおよびＦＰＲにより、ＰＭＯＳトランジスタＭＰ１
およびＮＭＯＳトランジスタＭＮ１が制御されること
で、ラッチ回路４０で短時間ｔ１の間にヒューズＦＵＳ
Ｅ２の状態がラッチされ、出力ノードＯＵＴ２を通じて
同一な状態を出力する。
ＣＣの電圧が所定のレベルＶＣＣに達したことを検出す
ると、それまで波形ＶＣＣと同様の波形であった電源印
加信号ＰＷＲＵＰの電圧をローレベルに変化させる。ゲ
ート制御回路２０は、電源印加信号ＰＷＲＵＰのローレ
ベルへの立ち下がりを検出すると、図２に示すように、
ヒューズイネーブルバー信号ＦＥＮＢを短時間ｔ１の間
だけローレベルにするとともに、ヒューズプリディスチ
ャージ信号ＦＰＲをローレベルにする。これら信号ＦＥ
ＮＢおよびＦＰＲにより、ＰＭＯＳトランジスタＭＰ１
およびＮＭＯＳトランジスタＭＮ１が制御されること
で、ラッチ回路４０で短時間ｔ１の間にヒューズＦＵＳ
Ｅ２の状態がラッチされ、出力ノードＯＵＴ２を通じて
同一な状態を出力する。
【００１８】すなわち、半導体メモリ素子のチップへの
電源の供給が始まると、外部電源検出回路１０が作動さ
れ、この期間を示す電源印加信号ＰＷＲＵＰがイネーブ
ル状態となる。この信号ＰＷＲＵＰは内部電源が安定す
る前に内部回路が動作して、漏れ電流が発生することを
防ぐために外部入力をその間遮断する役割を果たす。電
源印加信号ＰＷＲＵＰの電位の上昇に伴い、ＮＭＯＳト
ランジスタＭＮ１のゲートに印加されるヒューズプリデ
ィスチャージ信号ＦＰＲが上昇して、このトランジスタ
ＭＮ１のスレッショルドレベルを越すと、ノードＮ２と
接地電源ＶＳＳ間が導通し、このノードＮ２のディスチ
ャージが行われる。電源印加信号ＰＷＲＵＰの電位がさ
らに上昇して内部電源が安定する所定の電位に達する
と、ＰＷＲＵＰ信号がディスエーブルされ、ローレベル
になる。この時、ゲート制御部２０は、ヒューズプリデ
ィスチャージ信号ＦＰＲをディスエーブルさせ、ローア
クティブショートパルスをヒューズイネーブルバー信号
ＦＥＮＢとして出力する。これにより、ノードＮ２を接
地電源ＶＳＳレベルにプリディスチャージさせたＮＭＯ
ＳトランジスタＭＮ１がターンオフ（非導通状態）し、
ＰＭＯＳトランジスタＭＰ１がショートパルス区間の間
ターンオン（導通状態）する。ＰＭＯＳトランジスタＭ
Ｐ１のターンオンにより、ヒューズＦＵＳＥ２が開放さ
れた場合にはノードＮ２のレベルが接地電源ＶＳＳにな
り、ヒューズＦＵＳＥ２が接続されている場合にはノー
ドＮ２のレベルが供給電源ＶＣＣに引き上げられる。
電源の供給が始まると、外部電源検出回路１０が作動さ
れ、この期間を示す電源印加信号ＰＷＲＵＰがイネーブ
ル状態となる。この信号ＰＷＲＵＰは内部電源が安定す
る前に内部回路が動作して、漏れ電流が発生することを
防ぐために外部入力をその間遮断する役割を果たす。電
源印加信号ＰＷＲＵＰの電位の上昇に伴い、ＮＭＯＳト
ランジスタＭＮ１のゲートに印加されるヒューズプリデ
ィスチャージ信号ＦＰＲが上昇して、このトランジスタ
ＭＮ１のスレッショルドレベルを越すと、ノードＮ２と
接地電源ＶＳＳ間が導通し、このノードＮ２のディスチ
ャージが行われる。電源印加信号ＰＷＲＵＰの電位がさ
らに上昇して内部電源が安定する所定の電位に達する
と、ＰＷＲＵＰ信号がディスエーブルされ、ローレベル
になる。この時、ゲート制御部２０は、ヒューズプリデ
ィスチャージ信号ＦＰＲをディスエーブルさせ、ローア
クティブショートパルスをヒューズイネーブルバー信号
ＦＥＮＢとして出力する。これにより、ノードＮ２を接
地電源ＶＳＳレベルにプリディスチャージさせたＮＭＯ
ＳトランジスタＭＮ１がターンオフ（非導通状態）し、
ＰＭＯＳトランジスタＭＰ１がショートパルス区間の間
ターンオン（導通状態）する。ＰＭＯＳトランジスタＭ
Ｐ１のターンオンにより、ヒューズＦＵＳＥ２が開放さ
れた場合にはノードＮ２のレベルが接地電源ＶＳＳにな
り、ヒューズＦＵＳＥ２が接続されている場合にはノー
ドＮ２のレベルが供給電源ＶＣＣに引き上げられる。
【００１９】ラッチ回路４０は初期には第１ノードＮ２
のレベルを接地電源ＶＳＳに保たせた後プログラマブル
ＲＯＭセルを構成するヒューズＦＵＳＥ２が開放されず
連結された場合、供給電源ＶＣＣレベルに引き上げられ
る。すなわち、ラッチ回路４０は初期にはノードＮ２が
“０”レベルになるため、出力ＯＵＴ２はハイレベルに
なっている。ヒューズＦＵＳＥ２が連結されていれば、
ＦＥＮＢ信号がローアクティブされる間ＰＭＯＳトラン
ジスタＭＰ１を通じてＮＭＯＳトランジスタＭＮ２の電
流シンク(current sink)能力より大電流を流して第１ノ
ードＮ２の状態をハイレベルに逆転させる。これによ
り、出力ＯＵＴ２はローレベルとなる。その後、ヒュー
ズイネーブルバー信号ＦＥＮＢのショートパルスが終わ
って、ＰＭＯＳトランジスタＭＰ１がターンオフされて
も、出力ＯＵＴ２のローレベルがＰＭＯＳトランジスタ
ＭＰ２のゲートに入力されるため、ノードＮ６と供給電
源ＶＣＣとが接続されてこのノードＮ６の電位がハイレ
ベルを維持する。
のレベルを接地電源ＶＳＳに保たせた後プログラマブル
ＲＯＭセルを構成するヒューズＦＵＳＥ２が開放されず
連結された場合、供給電源ＶＣＣレベルに引き上げられ
る。すなわち、ラッチ回路４０は初期にはノードＮ２が
“０”レベルになるため、出力ＯＵＴ２はハイレベルに
なっている。ヒューズＦＵＳＥ２が連結されていれば、
ＦＥＮＢ信号がローアクティブされる間ＰＭＯＳトラン
ジスタＭＰ１を通じてＮＭＯＳトランジスタＭＮ２の電
流シンク(current sink)能力より大電流を流して第１ノ
ードＮ２の状態をハイレベルに逆転させる。これによ
り、出力ＯＵＴ２はローレベルとなる。その後、ヒュー
ズイネーブルバー信号ＦＥＮＢのショートパルスが終わ
って、ＰＭＯＳトランジスタＭＰ１がターンオフされて
も、出力ＯＵＴ２のローレベルがＰＭＯＳトランジスタ
ＭＰ２のゲートに入力されるため、ノードＮ６と供給電
源ＶＣＣとが接続されてこのノードＮ６の電位がハイレ
ベルを維持する。
【００２０】一方、ヒューズＦＵＳＥ２が開放された場
合、ＰＭＯＳトランジスタＭＰ１がターンオンされても
電流ソースパス(current sourcepath)がないため、ノー
ドＮ２は接地電源ＶＳＳレベルのロー状態となり、出力
ＯＵＴ２がハイ状態となる。ハイ状態の出力ＯＵＴ２
は、ラッチ部のＮＭＯＳトランジスタＭＮ２のゲートに
入力されてこれをターンオンさせるので、ノードＮ２は
接地電源ＶＳＳと接続されて反転素子ＩＮＶ２の入力は
ロー状態を維持する。
合、ＰＭＯＳトランジスタＭＰ１がターンオンされても
電流ソースパス(current sourcepath)がないため、ノー
ドＮ２は接地電源ＶＳＳレベルのロー状態となり、出力
ＯＵＴ２がハイ状態となる。ハイ状態の出力ＯＵＴ２
は、ラッチ部のＮＭＯＳトランジスタＭＮ２のゲートに
入力されてこれをターンオンさせるので、ノードＮ２は
接地電源ＶＳＳと接続されて反転素子ＩＮＶ２の入力は
ロー状態を維持する。
【００２１】図３は本発明によるヒューズＲＯＭを用い
たプログラミング部を有する半導体メモリ素子の他の実
施の形態を示すブロック図である。この実施の形態で
は、ラッチ回路４０のＰＭＯＳトランジスタＭＰ２の一
端が、供給電源ＶＣＣと接続される代わりにヒューズＦ
ＵＳＥ２とＰＭＯＳトランジスタＭＰ１との間のノード
Ｎ８に接続されている点が図１の実施の形態と異なる。
たプログラミング部を有する半導体メモリ素子の他の実
施の形態を示すブロック図である。この実施の形態で
は、ラッチ回路４０のＰＭＯＳトランジスタＭＰ２の一
端が、供給電源ＶＣＣと接続される代わりにヒューズＦ
ＵＳＥ２とＰＭＯＳトランジスタＭＰ１との間のノード
Ｎ８に接続されている点が図１の実施の形態と異なる。
【００２２】すなわち、この実施の形態では、ＰＭＯＳ
トランジスタＭＰ２がノードＮ８に接続され、ヒューズ
ＦＵＳＥ２を介して供給電源ＶＣＣに接続されるように
構成される。それ以外の外部電源検出回路１０、ゲート
制御回路２０、プログラマブルＲＯＭセル３０およびラ
ッチ回路４０の構成は図１の実施の形態に示した回路と
同一である。また、図３の実施の形態では、ゲート制御
回路２０でプログラマブルＲＯＭセル３０のＮＭＯＳト
ランジスタＭＮ２に、図４に示すヒューズイネーブル信
号ＦＥＮを印加するように回路を構成した。
トランジスタＭＰ２がノードＮ８に接続され、ヒューズ
ＦＵＳＥ２を介して供給電源ＶＣＣに接続されるように
構成される。それ以外の外部電源検出回路１０、ゲート
制御回路２０、プログラマブルＲＯＭセル３０およびラ
ッチ回路４０の構成は図１の実施の形態に示した回路と
同一である。また、図３の実施の形態では、ゲート制御
回路２０でプログラマブルＲＯＭセル３０のＮＭＯＳト
ランジスタＭＮ２に、図４に示すヒューズイネーブル信
号ＦＥＮを印加するように回路を構成した。
【００２３】この実施の形態では、ヒューズＦＵＳＥ２
が接続された場合、ラッチ回路４０のＰＭＯＳトランジ
スタＭＰ２に、ヒューズＦＵＳＥ２を通じて供給電源Ｖ
ＣＣが供給し続けられる。また、ヒューズＦＵＳＥ２が
開放された場合、ラッチ回路４０のＰＭＯＳトランジス
タＭＰ２はターンオフされ動作しないので、図２の回路
と同様に動作する。
が接続された場合、ラッチ回路４０のＰＭＯＳトランジ
スタＭＰ２に、ヒューズＦＵＳＥ２を通じて供給電源Ｖ
ＣＣが供給し続けられる。また、ヒューズＦＵＳＥ２が
開放された場合、ラッチ回路４０のＰＭＯＳトランジス
タＭＰ２はターンオフされ動作しないので、図２の回路
と同様に動作する。
【００２４】図４は図３に示した他の実施の形態の動作
を説明する波形図のタイミングダイアグラムであって、
図２で説明した図１の回路図と基本的に同様な動作を行
う。ただし、ヒューズイネーブルバー信号ＦＥＮＢがシ
ョートパルスに印加される時間ｔ１の間、ＮＭＯＳトラ
ンジスタＭＮ２のゲートに印加されるヒューズイネーブ
ル信号ＦＥＮ（ヒューズプリディスチャージ信号ＦＰＲ
と実質的に同一な機能を果たす）が、ディスイネーブル
されるタイミングに余裕をもたせることが出来る。すな
わち、ヒューズイネーブル信号ＦＥＮは、電源印加信号
ＰＷＲＵＰの立ち下がりのタイミングでローレベルにな
るのではなく、この信号ＰＷＲＵＰの立ち下がりから多
少余裕をもったタイミングで立ち下がる。
を説明する波形図のタイミングダイアグラムであって、
図２で説明した図１の回路図と基本的に同様な動作を行
う。ただし、ヒューズイネーブルバー信号ＦＥＮＢがシ
ョートパルスに印加される時間ｔ１の間、ＮＭＯＳトラ
ンジスタＭＮ２のゲートに印加されるヒューズイネーブ
ル信号ＦＥＮ（ヒューズプリディスチャージ信号ＦＰＲ
と実質的に同一な機能を果たす）が、ディスイネーブル
されるタイミングに余裕をもたせることが出来る。すな
わち、ヒューズイネーブル信号ＦＥＮは、電源印加信号
ＰＷＲＵＰの立ち下がりのタイミングでローレベルにな
るのではなく、この信号ＰＷＲＵＰの立ち下がりから多
少余裕をもったタイミングで立ち下がる。
【００２５】なお、図４の波形図では図３に示した実施
の形態を例に、ＮＭＯＳトランジスタＭＮ２の動作タイ
ミングに多少余裕をもたせるとしたが、図１に示した実
施の形態にも同様に適用することが可能である。
の形態を例に、ＮＭＯＳトランジスタＭＮ２の動作タイ
ミングに多少余裕をもたせるとしたが、図１に示した実
施の形態にも同様に適用することが可能である。
【００２６】
【発明の効果】以上、詳細に説明したように本発明によ
れば、ヒューズが完全に切れなくて有限の抵抗値があっ
ても、出力ノードの状態のサンプリングが終わった後は
接地電源への電流経路が形成されないので漏れ電流が生
じない。また、ヒューズが完全に切れなくて有限の抵抗
値があっても、出力ノードのサンプリングを所定の短期
間のタイミングで行うので、ヒューズの状態を過ってラ
ッチするのを防止し、信頼性の高い半導体メモリ素子を
提供できる。さらに、ヒューズ状態のサンプリングが内
部電源が全部安定化された後に行われるので、初期化が
不安定な状態で行われることが無く、その影響を最小限
にすることが可能となる。そして、サンプリングを初期
にのみ実行するので不必要な電力損失を最小化すること
ができるため、低電力素子の実現が可能となる。
れば、ヒューズが完全に切れなくて有限の抵抗値があっ
ても、出力ノードの状態のサンプリングが終わった後は
接地電源への電流経路が形成されないので漏れ電流が生
じない。また、ヒューズが完全に切れなくて有限の抵抗
値があっても、出力ノードのサンプリングを所定の短期
間のタイミングで行うので、ヒューズの状態を過ってラ
ッチするのを防止し、信頼性の高い半導体メモリ素子を
提供できる。さらに、ヒューズ状態のサンプリングが内
部電源が全部安定化された後に行われるので、初期化が
不安定な状態で行われることが無く、その影響を最小限
にすることが可能となる。そして、サンプリングを初期
にのみ実行するので不必要な電力損失を最小化すること
ができるため、低電力素子の実現が可能となる。
【図１】本発明による半導体メモリ素子の実施の形態を
示すブロック図。
示すブロック図。
【図２】図１に示した実施の形態の動作を説明するため
の各信号波形図のタイミングダイアグラム。
の各信号波形図のタイミングダイアグラム。
【図３】本発明による半導体メモリ素子の他の実施の形
態を示すブロック図。
態を示すブロック図。
【図４】図３に示した実施の形態の動作を説明するため
の各信号の波形図のタイミングダイアグラム。
の各信号の波形図のタイミングダイアグラム。
【図５】従来技術のヒューズＲＯＭを有する半導体素子
の回路図。
の回路図。
１０ 外部電源検出回路 ２０ ヒューズ制御回路 ３０ プログラマブルＲＯＭセル ４０ ラッチ回路
Claims (6)
- 【請求項１】 ヒューズを用いたプログラミング部を有
する半導体メモリ素子において、 初期状態における外部電源の印加を検出し、この電源電
圧に応じた電源印加信号を出力する外部電源検出回路
と、 前記外部電源検出回路の電源印加信号を入力し、これに
応じた制御信号を出力するゲート制御回路と、 前記ゲート制御回路の制御信号によりオン・オフを行う
スイッチと前記ヒューズとが第１の電源とこれより低電
位の第２の電源間に直列接続され、このヒューズが切断
されているか否かを出力ノードより出力するＲＯＭセル
と、 前記ＲＯＭセルの出力ノ−ドに接続され、この状態をラ
ッチするラッチ回路とを有し、 前記ゲート制御回路は、前記電源印加信号の遷移を監視
することにより、前記外部電源の電源電圧が安定状態を
維持する前に前記ＲＯＭセルのスイッチを制御して前記
出力ノードを第２の電源に接続し、前記外部電源の電源
電圧が安定したことを検出すると任意のタイミングで前
記出力ノードと前記第２の電源間の接続を解除するとと
もに、前記出力ノードがヒューズを介して第１の電源に
接続されるよう前記スイッチを制御することを特徴とす
る半導体メモリ素子。 - 【請求項２】 請求項１に記載の半導体メモリ素子にお
いて、前記ＲＯＭセルは、 前記出力ノードと前記第１の電源間に前記ヒューズと直
列接続された第１のスイッチと、 前記出力ノードと第２の電源間に接続された第２のスイ
ッチとを有し、 前記ゲート制御回路は、前記外部電源の電源電圧が安定
状態を維持する前に前記第２のスイッチをオン状態にし
て前記出力ノードと前記第２の電源間を導通状態にし、
前記外部電源の電源電圧が安定したことを検出すると前
記第２のスイッチを任意のタイミングで非導通状態にす
るとともに第１のスイッチを所定の期間オン状態にし、
前記ヒューズを介して前記第１の電源と前記出力ノード
とを前記所定の期間導通状態にすることを特徴とする半
導体メモリ素子。 - 【請求項３】 請求項２に記載の半導体メモリ素子にお
いて、前記第１のスイッチは第１導電型のトランジスタ
であり、前記第２のスイッチは第２導電型トランジスタ
であることを特徴とする半導体メモリ素子。 - 【請求項４】 請求項１に記載の半導体メモリ素子にお
いて、前記ラッチ回路は、 一端が第１の電源に接続され、他端が前記ＲＯＭセルの
出力ノードに接続された第１導電型トランジスタと、 一端が第２の電源に接続され、他端が前記ＲＯＭセルの
出力ノードに接続された第２導電型トランジスタと、 入力端子が前記ＲＯＭセルの出力ノードに接続され、出
力端子が当該ラッチ回路の出力ノードに接続されるとと
もに前記第１導電型および第２導電型のＭＯＳトランジ
スタのゲートにそれぞれ接続されるインバータとを有す
ることを特徴とする半導体メモリ素子。 - 【請求項５】 請求項４に記載の半導体メモリ素子にお
いて、前記第１導電型トランジスタは、前記ＲＯＭセル
のヒューズを介して第１の電源に接続されることを特徴
とする半導体メモリ素子。 - 【請求項６】 請求項３または４に記載の半導体メモリ
素子において、前記第１導電型トランジスタはＰＭＯＳ
トランジスタであり、前記第２導電型トランジスタはＮ
ＭＯＳトランジスタであることを特徴とする半導体メモ
リ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013405A KR0147194B1 (ko) | 1995-05-26 | 1995-05-26 | 반도체 메모리 소자 |
| KR95-13405 | 1995-05-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321197A true JPH08321197A (ja) | 1996-12-03 |
| JP2821411B2 JP2821411B2 (ja) | 1998-11-05 |
Family
ID=19415522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1865696A Expired - Fee Related JP2821411B2 (ja) | 1995-05-26 | 1996-02-05 | 半導体メモリ素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5619469A (ja) |
| JP (1) | JP2821411B2 (ja) |
| KR (1) | KR0147194B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281739B1 (en) | 1998-07-06 | 2001-08-28 | Nec Corporation | Fuse circuit and redundant decoder |
| JP2002298594A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | アドレス発生回路 |
| US6697289B1 (en) | 1999-04-28 | 2004-02-24 | Nec Corporation | Redundant address setting circuit and semiconductor memory device including the same |
| US6781900B2 (en) | 2002-03-12 | 2004-08-24 | Renesas Technology Corp. | Semiconductor memory device with enhanced reliability |
| KR100464944B1 (ko) * | 2000-12-30 | 2005-01-05 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 리던던시 회로의 퓨즈셋 |
| JP2010170636A (ja) * | 2009-01-26 | 2010-08-05 | Fujitsu Semiconductor Ltd | 半導体装置およびその制御方法、並びに電子機器 |
| US8514638B2 (en) | 2011-02-17 | 2013-08-20 | Fujitsu Semiconductor Limited | Write control circuit and semiconductor device |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761464A (en) * | 1995-05-22 | 1998-06-02 | Emc Corporation | Prefetching variable length data |
| US5689455A (en) * | 1995-08-31 | 1997-11-18 | Micron Technology, Inc. | Circuit for programming antifuse bits |
| US6903991B2 (en) | 1995-08-31 | 2005-06-07 | Micron Technology, Inc. | Circuit for programming antifuse bits |
| US6445605B1 (en) | 1997-07-11 | 2002-09-03 | Micron Technology, Inc. | Circuit for programming antifuse bits |
| KR0179773B1 (ko) * | 1995-12-12 | 1999-04-15 | 문정환 | 데이타 리페어 제어장치의 어드레스신호 기억회로 |
| US6194738B1 (en) | 1996-06-13 | 2001-02-27 | Micron Technology, Inc. | Method and apparatus for storage of test results within an integrated circuit |
| DE19631130C2 (de) * | 1996-08-01 | 2000-08-17 | Siemens Ag | Fuse-Refresh-Schaltung |
| KR100248350B1 (ko) * | 1996-12-31 | 2000-03-15 | 김영환 | 메모리 장치용 휴즈 옵션 회로 |
| US5927512A (en) * | 1997-01-17 | 1999-07-27 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US6100486A (en) | 1998-08-13 | 2000-08-08 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US5844803A (en) * | 1997-02-17 | 1998-12-01 | Micron Technology, Inc. | Method of sorting a group of integrated circuit devices for those devices requiring special testing |
| US5915231A (en) * | 1997-02-26 | 1999-06-22 | Micron Technology, Inc. | Method in an integrated circuit (IC) manufacturing process for identifying and redirecting IC's mis-processed during their manufacture |
| US5856923A (en) * | 1997-03-24 | 1999-01-05 | Micron Technology, Inc. | Method for continuous, non lot-based integrated circuit manufacturing |
| US7120513B1 (en) * | 1997-06-06 | 2006-10-10 | Micron Technology, Inc. | Method for using data regarding manufacturing procedures integrated circuits (ICS) have undergone, such as repairs, to select procedures the ICS will undergo, such as additional repairs |
| US5907492A (en) * | 1997-06-06 | 1999-05-25 | Micron Technology, Inc. | Method for using data regarding manufacturing procedures integrated circuits (IC's) have undergone, such as repairs, to select procedures the IC's will undergo, such as additional repairs |
| US6049624A (en) * | 1998-02-20 | 2000-04-11 | Micron Technology, Inc. | Non-lot based method for assembling integrated circuit devices |
| US5991220A (en) * | 1998-03-09 | 1999-11-23 | Lucent Technologies, Inc. | Software programmable write-once fuse memory |
| KR100302588B1 (ko) * | 1998-04-14 | 2001-09-22 | 김영환 | 리던던시퓨즈읽기회로 |
| DE19823687A1 (de) * | 1998-05-27 | 1999-12-09 | Siemens Ag | Fuselatch-Schaltung |
| JP2000200497A (ja) * | 1998-11-05 | 2000-07-18 | Nec Corp | ヒュ―ズ判定回路およびメモリの冗長設定回路 |
| US6240033B1 (en) | 1999-01-11 | 2001-05-29 | Hyundai Electronics Industries Co., Ltd. | Antifuse circuitry for post-package DRAM repair |
| US6157583A (en) * | 1999-03-02 | 2000-12-05 | Motorola, Inc. | Integrated circuit memory having a fuse detect circuit and method therefor |
| JP4413306B2 (ja) | 1999-03-23 | 2010-02-10 | 株式会社東芝 | 半導体記憶装置 |
| EP1085332B1 (en) * | 1999-07-23 | 2007-06-27 | Seiko Epson Corporation | Semiconductor integrated circuit, liquid crystal apparatus, electronic apparatus and method for adjusting semiconductor integrated circuit |
| TW446946B (en) * | 1999-10-08 | 2001-07-21 | Vanguard Int Semiconduct Corp | Redundant decoder with fuse-controlled transistor |
| KR100317490B1 (ko) * | 1999-12-29 | 2001-12-24 | 박종섭 | 안티퓨즈 회로 |
| JP3636965B2 (ja) * | 2000-05-10 | 2005-04-06 | エルピーダメモリ株式会社 | 半導体装置 |
| US6400208B1 (en) * | 2000-08-09 | 2002-06-04 | Agere Systems Guardian Corp. | On-chip trim link sensing and latching circuit for fuse links |
| US6829737B1 (en) | 2000-08-30 | 2004-12-07 | Micron Technology, Inc. | Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results |
| TW565852B (en) * | 2001-08-29 | 2003-12-11 | Matsushita Electric Ind Co Ltd | Determination circuit of program value, semiconductor integrated circuit device having the same and determination method of program value |
| US6859090B2 (en) * | 2002-01-31 | 2005-02-22 | Agere Systems Inc. | Buried fuse reading device |
| US6943575B2 (en) * | 2002-07-29 | 2005-09-13 | Micron Technology, Inc. | Method, circuit and system for determining burn-in reliability from wafer level burn-in |
| JP4138521B2 (ja) * | 2003-02-13 | 2008-08-27 | 富士通株式会社 | 半導体装置 |
| JP2004246992A (ja) * | 2003-02-14 | 2004-09-02 | Toshiba Corp | フューズラッチ回路 |
| US7061815B2 (en) * | 2003-08-05 | 2006-06-13 | Stmicroelectronics Pvt. Ltd. | Semiconductor memory device providing redundancy |
| US6972613B2 (en) * | 2003-09-08 | 2005-12-06 | Infineon Technologies Ag | Fuse latch circuit with non-disruptive re-interrogation |
| US7190629B2 (en) * | 2005-02-08 | 2007-03-13 | Micron Technology, Inc. | Circuit and method for reading an antifuse |
| US20080212388A1 (en) * | 2007-03-02 | 2008-09-04 | Hoefler Alexander B | Integrated circuit fuse array |
| US7583554B2 (en) * | 2007-03-02 | 2009-09-01 | Freescale Semiconductor, Inc. | Integrated circuit fuse array |
| US7787323B2 (en) * | 2007-04-27 | 2010-08-31 | Freescale Semiconductor, Inc. | Level detect circuit |
| KR20110108769A (ko) * | 2010-03-29 | 2011-10-06 | 주식회사 하이닉스반도체 | 퓨즈 회로 및 이를 이용한 리페어 제어 회로 |
| KR101143629B1 (ko) * | 2010-03-31 | 2012-05-09 | 에스케이하이닉스 주식회사 | 퓨즈회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05242691A (ja) * | 1992-02-27 | 1993-09-21 | Nec Ic Microcomput Syst Ltd | プログラム回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4571707A (en) * | 1984-02-23 | 1986-02-18 | Nec Corporation | Memory circuit with improved redundant structure |
| FR2684206B1 (fr) * | 1991-11-25 | 1994-01-07 | Sgs Thomson Microelectronics Sa | Circuit de lecture de fusible de redondance pour memoire integree. |
-
1995
- 1995-05-26 KR KR1019950013405A patent/KR0147194B1/ko not_active IP Right Cessation
- 1995-12-06 US US08/569,795 patent/US5619469A/en not_active Expired - Lifetime
-
1996
- 1996-02-05 JP JP1865696A patent/JP2821411B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05242691A (ja) * | 1992-02-27 | 1993-09-21 | Nec Ic Microcomput Syst Ltd | プログラム回路 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281739B1 (en) | 1998-07-06 | 2001-08-28 | Nec Corporation | Fuse circuit and redundant decoder |
| US6697289B1 (en) | 1999-04-28 | 2004-02-24 | Nec Corporation | Redundant address setting circuit and semiconductor memory device including the same |
| KR100464944B1 (ko) * | 2000-12-30 | 2005-01-05 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 리던던시 회로의 퓨즈셋 |
| JP2002298594A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | アドレス発生回路 |
| US6552946B2 (en) * | 2001-03-30 | 2003-04-22 | Fujitsu Limited | Address generating circuit |
| US6781900B2 (en) | 2002-03-12 | 2004-08-24 | Renesas Technology Corp. | Semiconductor memory device with enhanced reliability |
| JP2010170636A (ja) * | 2009-01-26 | 2010-08-05 | Fujitsu Semiconductor Ltd | 半導体装置およびその制御方法、並びに電子機器 |
| US8514638B2 (en) | 2011-02-17 | 2013-08-20 | Fujitsu Semiconductor Limited | Write control circuit and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2821411B2 (ja) | 1998-11-05 |
| KR0147194B1 (ko) | 1998-11-02 |
| KR960042760A (ko) | 1996-12-21 |
| US5619469A (en) | 1997-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2821411B2 (ja) | 半導体メモリ素子 | |
| US5566107A (en) | Programmable circuit for enabling an associated circuit | |
| US6150868A (en) | Anti-fuse programming circuit | |
| US6125069A (en) | Semiconductor memory device with redundancy circuit having a reference resistance | |
| US7606058B2 (en) | Autonomous antifuse cell | |
| KR100306469B1 (ko) | 집적회로의 퓨즈옵션회로 및 방법 | |
| US20110267909A1 (en) | Fuse circuit and semiconductor memory device including the same | |
| US7193908B2 (en) | Semiconductor memory | |
| US6041000A (en) | Initialization for fuse control | |
| US5825698A (en) | Redundancy decoding circuit for a semiconductor memory device | |
| US6133778A (en) | Anti-fuse programming circuit with cross-coupled feedback loop | |
| JP2006210670A (ja) | 半導体装置 | |
| JP3737908B2 (ja) | フューズラッチ回路 | |
| EP1184874B1 (en) | On-chip trim link sensing and latching circuit for fuse links | |
| KR100560343B1 (ko) | 퓨즈가 부분적으로 단선된 상태에서 전력을 소비하지 않는 퓨즈 회로 | |
| US6606264B2 (en) | Programmable circuit and its method of operation | |
| JP4620480B2 (ja) | 半導体装置 | |
| US6850451B2 (en) | Zero static power fuse for integrated circuits | |
| KR20070030627A (ko) | 퓨즈 회로를 구비한 반도체 장치 | |
| US7791402B2 (en) | Electric fuse determination circuit and determination method | |
| KR0164378B1 (ko) | 반도체 메모리장치의 퓨즈 상태 감지회로 | |
| US6353560B1 (en) | Semiconductor memory device | |
| KR100735672B1 (ko) | 리던던트 컬럼이 사용된 반도체 메모리 장치에서의전원전압레벨 저하 방지회로 및 그에 따른 방법 | |
| KR20050106580A (ko) | 퓨즈 컷팅시에 외부 전원전압과 다른 별도의 외부전원전압을 사용하는 전기적 퓨즈 회로 | |
| KR100505406B1 (ko) | 리페어 퓨즈 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080828 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080828 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090828 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090828 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100828 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100828 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110828 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120828 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130828 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |