KR0179773B1

KR0179773B1 - 데이타 리페어 제어장치의 어드레스신호 기억회로

Info

Publication number: KR0179773B1
Application number: KR1019950048723A
Authority: KR
Inventors: 정태형; 박종훈
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1995-12-12
Filing date: 1995-12-12
Publication date: 1999-04-15
Also published as: JPH09180494A; KR970051402A; US5986951A; JP3089397B2; US5796663A

Abstract

본 발명의 목적은 리던던시회로의 데이타 리페어 동작이 디세이블되도록 제어할 경우에는 외부 제어신호에 의해 디세이블되어 인에이블시 소비되는 전류를 감소시키고, 리던던시회로의 데이타 리페어 동작이 인에이블되도록 제어할 경우에는 퓨즈의 연결유무에 따라 소정레벨의 어드레스신호를 안정적으로 기억하도록 하는 데이타 리페어 제어장치의 어드레스 기억회로에 관한 것으로, 이와같은 본 발명의 목적을 달성하기 위한 수단은 외부에서 입력되는 레벨제어신호에 의해 퓨즈의 연결유무에 따른 입력신호의 레벨을 일정레벨로 안정화시키는 레벨 안정화수단과, 상기 레벨 안정화수단에서 안정화된 신호에 의해 제1,제2 제어신호를 각각 발생하여 출력하는 제어신호 발생수단과, 외부로부터 인가되는 구동제어신호에 의해 디세이블된 후, 상기 제어신호 발싱수단으로부터 출력된 제1 제어신호에 의해 입력되는 어드레스신호에 상관없이 일정레벨의 신호를 출력하거나, 그 구동제어신호에 의해 인에이블된 후, 상기 제어신호 발생수단으로부터 각각 출력되는 제1,제2 제어신호에 의해 입력되는 고정레벨의 어드레스신호를 기억하는 신호 기억수단을 포함하여 구성한다.

Description

데이타 리페어(repair) 제어장치의 어드레스신호 기억회로

제1도는 종래 데이타 리페어 제어장치의 어드레스 기억회로도.

제2도는 종래 다른 데이타 리페어 제어장치의 어드레스 기억회로도.

제3도는 본 발명에 적용되는 데이타 리페어 제어장치의 상세 회로도.

제4도는 본 발명에 의한 데이타 리페어 제어장치의 어드래스 기억회로의 제1 실시예의 구성도.

제5도는 본 발명에 의한 데이타 리페어 제어장치와 어드레스 기억회로의 제2 실시예의 구성도.

제6도는 본 발명에 의한 테이타 리페어 제어장지의 어드레스 기억회로의 제3 실시예의 구성도.

* 도면의 주요부분에 대한 부호의 설명

12,12' : 레벨 안정화부 22,22' : 제어신호 발생부

32,32',32 : 신호 기억부 200 : 레벨 변환부

321,322 : 신호 출력부 321',322' : 신호 출력부

본 발명은 데이타 리페어(repair) 제어장치의 어드레스신호 기억회로에 관한 것으로, 특히 리던던시회로의 데이타 리페어 동작이 디세이블되도록 제어할 경우에는 외부 제어신호에 의해 디세이블되어 인에이블시 소비되는 전류를 감소시키고, 리던던시회로의 데이타 리페어 동작이 인에이블되도록 제어할 경우에는 퓨즈(fuse)의 연결유무에 따라 소정레벨의 어드레스신호를 안정적으로 기억하도록 하는 데이타 리페어 제어장치의 어드레스 기억회로에 관한 것이다.

제1도에 도시된 바와같이, 종래 데이타 리페어 제어장치의 어드레스신호 기억회로는 외부로부터 입력되는 레벨제어신호(LC)에 의해 (FUSE)의 단락시 출력신호의 레벨을 일정레벨로 안겅화시키는 레벨 안정화부(1)와, 상기 퓨즈(FIJSE)의 연결유부에 따른 상기 레벨 안정화부(1)의 출력신호에 의해 입력되는 소정레벨의 어드레스신호(AD)를 기억시키기 위한 제어신호(SWSI),(SWS2)를 발생하여 각각 출력하는 제어신호 발생부(2)와, 상기 제어신호 발생부(2)로부터 각각 출력된 제어신호(SWSI),(SWS2)에 의해 입력되는 소정레벨의 어드레스신호(AD)를 기억하는 신호 기억부(3)로 구성된다.

상기 레벨 안정화부(1)는 상호연결된 소스단자에 전원전압(VCC)단자가 공통연결되고, 각각의 게이트단자에 상기 레벨제어신호(LC)의 입력라인 및 상기 제어신호 발생부(2)의 제어신호(SWS1)의 출력라인이 연결되며, 상호 연결된 드래인단자에 상기 퓨즈(FUSE)의 일측단자가 연결되는 피모스 트랜지스터(PMI),(PM2)와, 게이트단자에 상기 피모스 트랜지스터(PM1),(PM2)의 드레인단자가 공통 연결되고, 상호연결된 소스단자와 드레인단자에 전원전압(VCC)단자가 공통 연결되는 피모스 콘덴서(MC)로 구성된다.

상기 제어신호 발생부(2)는 상기 퓨즈(FUSE)의 연결유무에 따른 상기 레벨 안정화부(1)로부터 출력된 신호를 인버팅하여 제어신호(SWSI)를 출력하는 인버터(I1)와, 상기 인버터(I1)로부터 출력된 제어신호(SWSI)를 인버팅하여 제어신호(SWS2)를 출력하는 인버터(I1)로 구성된다.

상기 신호 기억부(3)는 상기 제어신호 발생부(2)에서의 인버터(I1),(I2)로부터 각각 출력된 제어신호(SWSI),(SWS2)에 의해 스위칭되어 입력되는 소정 레벨의 어드레스신호(AD)를 출력하는 전송 게이트(TG1)와, 상기 인버터(I1),(I2)로부터 각각 출력된 제어신호(SWS1),(SWS2)에 의해 스위칭되어 인버터(13)를 거친 상기 어드레스신호(AD)의 반전신호를 출력하는 전송 게이트(TG2)로 구성된다.

그리고, 제2도에 도시된 바와같이, 종래 다른 데이타 리페어 제어장치와 어드레스 기억회로는 퓨즈(FUSE1),(FUSE2)의 연결시 입력되는 신호의 레벨을 일정레벨로 각각 안정화시키는 레벨 안정화부(10),(20)와, 외부제어에 의해 상기 퓨즈(FUSE1),(FUSE2)를 모두 연결상태에 있도록 하여, 그 연결상태에 따른 상기 레벨 안정화부(10),(20)에 의해 안정화된 신호에 의해 디세이블된 후 입력되는 어드레스신호(Ai),(/Ai)에 상관없이 일정한 레벨의 신호를 출력하고, 외부제어에 의해 상기 각각의 퓨즈(FUSE1),(FUSE2)와 연결상태를 서로 다르게하여 그 연결상태에 따른 입력신호에 의해 인에이블된 후 입력되는 소정 레벨의 어드레스신호(Ai)를 기억하여 상기 디세이블시 굴력되는 신호의 반전신호를 출력하는 신호 기억부(30)로 구성된다.

상기 레벨 안정화부(10)는 드레인단자에 상기 퓨즈(FUSE1)의 일측단자 및 인버터(I10)의 입력단자가 공통 연결되고, 게이트단자에 그 인버터(I10)의 출력단자가 연결되며, 소스단자에 접지전압(VSS)단자가 연결되는 엔모스 트랜지스터(NM1)로 구성된다.

상기 레벨 안정화부(20)는 드래인단자에 상기 퓨즈(FUSE2)의 일측단자 및 인버터(I11)의 입력단자가 공통 연결되고, 게이트판늑어 그 인버터(I11)의 출력단자가 연결되며, 소스단자에 접지전압(VSS)단자가 연결되는 엔모스 트랜지스터(NM6)로 구성된다.

상기 신호 기억부(30)는 소스단자에 전원전압(VCC)판자 및 상기 퓨즈(FUSE1),(FUSE2)의 타측단자가 공통 연결되고, 게이트단자에 상기 레벨 안정화부(10)에서의 엔모스 트랜지스터(HM1)의 드레인단자가 연결되는 피모스 트랜지스터(PM1)와, 소스단자에 상기 피모스 트랜지스터(PM1)의 드래인단자가 연결되고, 게이트단자에 상기 어드레스신호(Al)의 입력라인이 연결되는 피모스 트랜지스터(PM2)와, 드레인단자에 상기 피모스 트랜지스터(PM2)의 드래인단자 및 출력신호(OS)라인이 공통 연결되고, 게이트단자에 상기 어드레스신호(Ai)의 반전신호(/Ai)의 입력라인이 연결되는 엔모스 트랜지스터(NM2)와, 드레인단자에 상기 엔모스 트랜지스터(NM2)의 소스단자가 연결되고, 게이트단자에 상기 피모스 트랜지스터(PM1)의 게이트단자가 연결되며, 소스단자에 접지전압(VSS)단자가 연결되는 엔모스 트랜지스터(NM3)와, 소스단자에 상기 피모스 트랜지스터(PMI)의 소스단자가 연결되고, 게이트단자에 상기 레벨 안정화부(20)에서의 엔모스 트랜지스터(NN6)의 드레인단자가 연결되는 피모스 트랜지스터(PM3)와, 소스단자에 상기 피모스 트랜지스터(PM3)의 드레인단자가 연결되고, 게이트단자에 상기 어드레스신호(Ai)의 반전신호(/Ai)의 입력라인과 연결되는 피모스 트랜지스터(PM4)와, 드레인단자에 상기 피모스 트랜지스터(PM4)의 드레인단자 및 상기 출력신호(OS)라인이 공통 연결되고, 게이트단자에 상기 어드레스신호(Ai)의 입력라인이 연결되는 엔모스 트랜지스터(NM4)와, 드래인단자에 상기 엔모스 트랜지스터(NM4)의 소스단자가 연결되고, 게이트단자에 상기 피모스 트랜지스터(PN3)의 게이트단자가 연결되며, 소스단자에 접지전압(VSS)단자가 연결되는 엔모스 트랜지스터(NM5)로 구성된다.

이와같이 구성된 종래 데이타 리페어 제어장치의 어드레스신호 기억회로의 동작을 설명하면 다음과 같다.

먼저, 제1도에 도시된 종래 데이타 리페어 제어장치의 어드레스신호 기억회로의 동작을 설명하면, 리던던시회로(도면에 미도시)의 데이타 리페어동작이 디세이블되도록 제어하기 위해 후술할 신호 기억부(3)의 출력신호(FOUT)의 레벨이 하이레벨이어야 한다고 가정하고, 외부제어에 의해 퓨즈(FUSE)를 연결상태에 있도록 한다.

상기 퓨즈(FUSE)가 연결상태임에 따라 노드(Nl)에 걸린 전압은 접지전압(VSS) 단자로 인가되어 노드(Nl)에는 로우신호가 걸리게 된다.

이어서, 제어신호 발생부(2)에서의 인버터(I1)는 그 노드(Ml)에 걸린 로우신호를 인버팅하여 하이레벨의 제어신호(SWS1)를 출력하고, 그 출력된 하이레벨의 제어신호(SWS1) 인버터(I2)를 거쳐 로우레벨의 제어신호(SWS2)로 출력된다.

그러면, 신호 기억부(3)에서의 전송 게이트(TG1)는 피모스단자에 상기 인버터(I2)로부터 출력된 로우레벨의 제어신호(SWS2)를 인가받고, 엔모스단자에 상기 인버터(I1)로부터 출력된 하이레벨의 제어신호(SWS1)를 인가받아 턴-온되어 입력되는 하이레벨의 어드래스신호(AD)를 출력하게 된다.

이에따라, 리던던시회로는 상기 신호 기억부(3)에서의 전송게이트(TG1)로부터 출력된 하이레벨의 어드레스신호(AD)에 의해 디세이블되게 된다.

결국, 리던던시회로의 데이타 리페어동작이 디세이블되도록 제어하기 위해서 상기 신호 기억부(3)는 하이레벨의 어드레스신호(AD)를 기억하게 되는 것이다.

한편, 리던던시회로의 데이타 리페어동작이 인에이블되도록 제어하기 위해서 상기 신호 기억부(3)의 출력신호(FOUT)의 레벨이 로우레벨이어야 한다고 가정하고, 외부제어에 의해 상기 퓨즈(FUSE)의 연결상태를 다르게 하면, 즉 먼저 상기 퓨즈(FUSE)를 연결상태로 두면 상기 신호 기억부(3)에서의 전송 게이트(TG1)는 기 설명한 바와같이 상기 제어신호 발생부(2)로부터 각각 출력된 제어신호(SWS1),(SWS2)에 의해 턴-온되어 입력되는 로우레벨의 어드레스신호(AD)를 출력하게 된다.

한편, 상기 퓨즈(FUSE)를 외부제어에 의해 단락시키면 상기 노드(Nl)에는 피모스 트랜지스터(PM1),(PM2) 및 피모스 콘덴서(MC)에 의해 하이신호가 걸리게 된다.

이어서, 상기 노드(Nl)에 걸린 하이신호는 상기 인버터(Il),(I2)를 거쳐 로우레벨의 스위칭신호(SWS1) 및 하이레벨의 스위칭신호(SWS2)로 각각 출력된다.

따라서, 상기 신호 기억부(3)에서의 전송 게이트(TG2)는 피모스단자에 상기 인버터(I1)를 거쳐 출력된 로우레벨의 제어신호(SWSI)를 인가받고, 엔모스단자에 상기 인버터(I2)를 거쳐 출력된 하이레벨의 제어신호(SWS2)를 인가받아 턴-온되어 인버터(13)를 거친 하이레벨의 어드레스신호(AD)의 반전신호인 로우신호(FOUT)를 출력하게 된다.

결국, 리던던시회로의 데이타 리페어 동작이 디세이블되도록 제어하기 위해서 상기 신호 기억부(3)는 외부제어에 의해 상기 퓨즈(FUSE)를 연결상태에 있도록 한 후 입력되는 하이레벨의 어드레스신호(AD)를 기억하게 되고, 리던던시회로의 데이타 리페어동작이 인에이블되도록 제어하기 위해서 상기 신호 기억부(3)는 외부제어에 의해 상기 퓨즈(FUSE)의 연결상태에 있도록 하여 입력되는 로우레벨의 어드레스신호(AD)를 기억하고, 외부제어에 의해 상기 퓨즈(FUSE)의 단락시켜 입력되는 하이레벨의 어드레스신호(AD)를 기억하게 된다.

이후, 제2도에 도시된 종래 다른 데이타 리페어 제어장치의 어드레스 기억회로의 동작을 설명하면, 먼저, 리던던시회로의 대이타 리페어동작이 디새이블되도록 제어하기 위해 외부제어에 의해 퓨즈(FUSE1),(FUSE2)가 연결상태에 있도록 한다.

상기 퓨즈(FUSE1)가 연결상태임에 따라 노드(Nl)에는 하이전압이 걸리게 되고, 그 노드(NB)에 걸린 하이전압은 레벨 안정화부(10)에서의 인버터(I10)를 거쳐 로우전압으로 반전되어 엔모스 트랜지스터(NM1)의 게이트단자에 인가되므로 그 앤모스 트랜지스터(NM1)는 턴-오프되어 그 노드(Nl)에는 안정화된 하이전압이 걸리게 된다.

아울러, 상기 퓨즈(FUSE2)가 연결상태임에 따라 노드(N2)에는 하이전압이 걸리게 되고, 그 노드(N2)에 걸린 하이전압은 레벨 안정화부(20)에서의 인버터(I11)를 거쳐 로우전압으로 반전되어 엔모스 트랜지스터(NM6)의 게이트단자에 인가되므로 그 엔모스 트랜지스터(NMS)는 턴-오프되어 그 노드(N2)에는 안정화된 하이전압이 걸리게 된다.

따라서, 상기 노드(Nl),(N2)에 각각 걸린 하이전압은 신호 기억부(30)에서의 엔모스 트랜지스터(NM3),(NM5)의 각각의 게이트단자에 인가되므로 그 엔모스 트랜지스터(NM3),(NM5)는 각각 턴-온되어 출력신호(OS)의 레벨은 입력되는 어드레스신호(Ai),(/Ai)에 상관없이 로우레벨의 출력신호(GS)가 출력된다.

이에따라, 리던던시회로는 상기 신호 기억부(30)로부터 출력된 로우레벨의 출력신호(OS)에 의해 디세이블되게 되는 것이다.

한편, 리던던시회로의 데이타 리페어동작이 인에이블되도록 제어하기 위해 외부제어에 의해 퓨즈(FUSE1)를 단락시키고, 퓨즈(FUSE2)를 연결상태로 놓으면 상기 노드(Nl)에는 로우전압이 걸리고, 노드(N2)에는 하이전압이 걸리게 된다.

그러면, 상기 신호 기억부(30)는 상기 노드(Nl),(N2)에 각각 걸린 로우전압, 하이전압을 인가받아 입력되는 로우레벨의 어드레스신호(Ai)를 기억하여 하이레벨의 출력신호(OS)를 출력하게 된다.

이를 좀더 상세히 설명하면, 상기 신호 기억부(30)에서의 피모스 트랜지스터(PM1) 및 맨모스 트랜지스터(NM3)는 각각의 재이트단자에 상기 노드(Nl)에 걸린 로우전압을 공통 인가받아 각각 턴-온, 턴-오프되고, 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM4)는 각각의 게이트단자에 로우레벨의 어드레스신호(Ai)를 공통 인가받아 각각 턴-온, 턴-오프되며, 엔모스 트랜지스터(NM2) 및 피모스 트랜지스터(PM4)는 각각의 게이트단자에 그 로우레벨의 어드레스신호(Ai)의 반전신호인 하이레벨의 어드레스신호(/Ai)를 각각 인가받아 턴-온, 턴-오프된다.

그리고, 피모스 트랜지스터(PN3) 및 앤모스 트랜지스터(NM5)는 각각의 게이트 판자에 상기 노드(N2)태 걸린 하이전압을 공통 인가받아 각각 턴-오프, 턴-온되므로 상기 출력신호(OS)의 레벨은 하이레벨로 출력되게 된다.

따라서, 리던던시회로는 상기 신호 기억부(30)로부터 출력된 하이신호(05)에 의해 인에이블되어 데이타 리페어 동작을 수행하게 된다.

한편, 리던던시회로의 데이타 리페어동작이 인에이블되도록 제어하기 위해 상기 퓨즈(FUSE1)는 연결상태로 놓고, 상기 퓨즈(FUSE2)는 단락상태로 놓으면 상기 노드(Nl)에는 하이전압이 걸리고, 노드(N2)에는 로우전압이 걸리게 된다.

그러면, 상기 신호 기억부(30)는 상기 노드(Nl),(N2)에 각각 걸린 하이전압, 로우전압을 인가받아 입력되는 하이레벨의 어드레스신호(Ai)를 기억하여 하이레벨의 출력신호(OS)를 출력하게 된다.

이를 좀더 상세히 설명하면 다음과 같다.

먼저, 상기 피모스 트린지스터(PM1) 및 엔모스 트랜지스터(NM3)는 각각의 게이트단자에 상기 노드(Nl)에 걸린 하이전압을 공통 인가받아 각각 턴-오프, 턴-온되고, 상기 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM4)는 게이트단자에 하이레벨의 어드레스신호(Ai)를 인가받아 각각 턴-오프, 턴-온되며, 상기 엔모스 트랜지스터(NM2) 및 피모스 트랜지스터(PM4)는 게이트단자에 로우레벨의 어드레스 신호(Ai)를 공통 인가받아 각각 턴-오프, 턴-온된다.

아울러, 상기 피모스 트랜지스터(PM3) 및 앤모스 트랜지스터(NM5)는 각각의 게이트단자에 상기 노드(N2)에 걸린 로우전압을 공통 인가받아 각각 턴-온, 턴-오프되므로 상기 출력신호(OS)은 하이레벨로 출력된다.

결국, 리던던시회로의 데이타 리페어 동작을 인태이블시키기 위해서 상기 퓨즈(FUSEI)가 단락상태이고, 상기 퓨즈(FUSE)가 연결상태인 상태는 로우레벨의 어드레스신호(Ai)가 기억되고, 상기 퓨즈(FUSEl)가 연결상태이고, 상기 퓨즈(FUSE2)가 단락상태일 경우에는 상기 하이레벨의 어드레스신호(Ai)가 기억되게 되는 것이다.

그러나, 종래 데이타 리페어 제어장치의 어드레스 기억회로는 제1도에 도시된 바와같이, 리던던시회로의 데이타 리페어 동작이 디세이블되도록 제어하기 위해서 입력되는 소정레벨의 어드레스 신호를 기억하여야 하므로 인해 그 동작에 의해 전류가 소비되어 소비전력이 증가되는 문제점이 있었다.

아울러, 제2도에 도시된 바와같이, 2개의 퓨즈를 이용하여 어드레스신호를 기억하므로 인해 회로의 면적이 증가되고, 그 2개의 퓨즈의 단락시 단락된 노드에 걸리게 되는 로우레벨을 안정화시키지 못함으로 인해 어드레스 기억회로 동작시 불안정하게 동작되므로 또다른 레벨 안정화회로를 필요로 하는 문제점이 있었다.

따라서, 본 발명의 목적은 리던던시회로의 데이타 리페어 동작이 디세이블되도록 제어할 경우에는 외부 제어신호에 의해 디세이블되어 인에이블시 소비되는 전류를 감소시키고, 리던던시회로의 데이타 리페어 동작이 인애이블되도록 제어할 경우에는 퓨즈(fuse)의 연결유무에 따라 소정레벨의 어드레스신호를 안정적으로 기억하도록 하는 데이타 리페어 제어장치의 어드레스 기억회로를 제공함에 있다.

이와같은 본 발명의 목적을 달성하기 위한 일 수단은 외부에서 입력되는 레벨 제어신호에 의해 퓨즈의 연결유무에 따른 입력신호의 레벨을 일정레벨로 안정화시키는 레벨 안정화수단과, 상기 레벨 안정화수단에서 안정화된 신호에 의해 제1,제2 제어신호를 각각 발생하여 출력하는 제어신호 발생수단과, 외부로부터 인가되는 구동제어신호에 의해 디세이블된 후, 상기 제어신호 발생수단으로부터 출력된 제1제어신호에 의해 입력되는 어드레스신호에 상관없이 일정레벨의 신호를 출력하거나, 그 구동제어신호에 의해 인에이블된 후, 상기 제어신호 발생수단으로부터 각각 출력되는 제1,제2 제어신호에 의해 입력되는 소정레벨의 어드레스신호를 기억하여 상기 디세이블시 출력되는 신호의 반전신호를 출력하는 신호 기억수단을 포함하여 구성한다.

이와같은 본 발명의 목적을 달성하기 위한 타 수단은 외부로부터 인가되는 구동제어신호에 의해 디세이블된 후, 외부로부터 인가되는 레벨제어신호에 의해 입력되는 어드레스신호에 상관없이 일정레벨의 신호를 출력하거나, 그 구동제어신호에 의해 인에이블된 후 외부로부터 입력되는 레벨제어신호 및 그 레벨제어신호의 반전신호에 의해 입력되는 소정 레벨의 어드레스신호를 기억시켜 상기 디세이블시 출력되는 신호의 반전신호를 출력하는 신호 기억수단을 포함하여 구성한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제3도에 도시된 바와같이, 본 발명에 적용되는 데이타 리페어 제어장치는 외부에서 인가되는 레벨제어신호(LCS)및 퓨즈(Fl)의 연결유무에 따른 입력신호에 의해 구동제어신호(DCS) 및 그 반전신호를 각각 발생하여 출력하는 구동제어신호 발생부(100)와, 상기 구동제어신호 발생부(100)로부터 출력된 구동제어신호(95)에 의해 디세이블되어 입력되는 어드레스신호(ADS)에 상관없이 일정한 레벨의 신호를 출력하거나, 상기 구동제어신호 발생부(100)로부터 출력된 구동제어신호(DCS)에 의해 인에이블된 후 외부로부터 입력되는 레벨제어신호(LCS)에 의해 입력되는 소정 레벨의 어드레스신호(ADS0-ADS6)를 각각 기억시켜 상기 디세이블시 출력되는 신호의 반전신호를 출력하는 어드레스신호 기억회로(201∼207)와, 상기 구동제어신호 발생부(100)로부터 출력되는 구동제어신호(OCS)의 반전신호 및 어드레스 기억회로(201∼207)로부터 각각 출력된 신호에 의해 데이타 리페어 제어신호(DRCS)를 발생하여 출력하는 데이타 리페어 제어신호 발생부(300)로 구성한다.

상기 구동제어신호 발생부(100)는 외부로부터 입력되는 레벨제어신호(LCS)에 의해 상기 퓨즈(Fl)의 연결유무에 따른 입력신호의 레벨을 안정화시키는 앤모스 트랜지스터(NM10),(NM11)와, 상기 엔모스 트랜지스터(NM10),(NM11)에 의해 안정화된 신호를 순차 인버팅하여 출력하는 인버터(I100),(I101)와, 상기 인버터(I101)로부터 출력된 신호를 인버팅하여 구동제어신호(DCS)를 출력하는 인버터(I102)로 구성한다.

상기 테이타 리페어 제어신호 발생부(300)는 상기 어드레스신호 기억회로(201∼203)로부터 각각 출력된 신호를 노아링하는 노아 게이트(NR100)와, 상기 어드레스신호 기억회로(204∼206)로부터 각각 출력된 신호를 노아링하는 노아 게이트(NR101)와, 상기 어드레스신호 기억회로(207) 및 구동제어신호 발생부(100)에서의 인버터(I101)로부터 각각 출력된 신호를 노아링하는 노아 게이트(NR102)와, 상기 노아 게이트(NR100)로부터 출력된 신호를 인버팅하는 인버터(I103)와, 상기 노아 게이트(NR101),(NR102)로부터 각각 출력될 신호를 낸딩하는 낸드 게이트(ND100)와, 상기 인버터(I103) 및 낸드 게이트(ND100)로부터 각각 출력된 신호를 노아링하며 데이타 리던던시 제어신호(DRCS)를 출력하는 노아 게이트(NR103)로 구성한다.

그리고, 제4도에도시된 바와같이, 본 발명에 의한 데이타 리페어 제어장치의 어드래스 기억회로의 일실시예인 상기 각각의 어드레스신호 기억회로(201~207)는 외부에서 입력되는 레벨제어신호(LCS)에 의해 퓨즈(f100)의 연결유무에 따른 입력신호의 레벨을 안정화시키는 레벨 안정화부(I2)와, 상기 레벨 안정화부(I2)에서 안정화된 신호에 의해 입력되는 소정레벨의 어드레스신호(ADS)를 기억시키기 위한 제어신호(SW1),(SW2)를 각각 발생하여 출력하는 제어신호 발생부(22)와, 상기 구동제어신호 발생부(100)로부터 출력되는 구동제어신호(DCS)에 의해 디세이블된 후, 상기 제어신호 발생부(22)로부터 출력된 제어신호(SUI)에 의해 일정 레벨의 신호를 출력하거나, 그 구동제어신호(DCS)에 의해 인에이블되어 상기 제어 신호 발생부(22)로부터 각각 출력되는 제어신호(SW1),(SW2)에 의해 입력되는 소정 레벨의 어드레스신호(ADS)를 기억시켜 상기 디세이블시 출력되는 신호의 반전신호를 출력하는 신호 기억부(32)로 구성한다.

상기 레벨 안정화부(I2)는 서로 연결된 드레인단자에 상기 퓨즈(f100)의 일측 단자가 공통 연결되고, 각각의 게이트단자에 외부로부터 입력되는 레벨제어신호(LCS)의 입력라인 및 상기 제어신호 발생부(22)의 제어신호(SNI)라인이 각각 연결되며, 서로 연결된 소스단자에 접지전압(VSS)단자가 공통 연결되는 엔모스 트랜지터 (NM103) , (NM104)로 구성한다.

상기 제어신호 발생부(22)는 상기 퓨즈(f100)와 연결유무에 따른 입력신호를 인버팅하여 제어신호(SW1)를 출력하는 인버터(I104)와, 상기 인버터(I104)로부터 출력된 제어신호(SW1)를 인버팅하여 스위칭신호(SW2)를 출력하는 인버터(I105)로 구성한다.

상기 신호 기억부(32)는 상기 제어신호 발생부(22)로부터 각각 출력되는 제어 신호(SW1),(SW2)에 의해 스위칭되어 입력되는 소정레벨의 어드레스신호(ADS)를 출력하도록 전송게이트(TG)로 구성된 신호 출력부(321)와, 상기 구동제어신호 발생부(100)로부터 출력된 구동제어신호(DCS)에 의해 디세이블된 후 상기 제어신호 발생부(22)로부터 출력된 제어신호(SW1)에 의해 일정한 신호를 출력하거나, 그 구동제어신호(MS)에 의해 인에이블된 후 상기 제어신호 발생부(22)로부터 굴력된 제어신호(SW1)에 의해 입력되는 소정레벨의 어드레스신호(ADS)의 반전신호를 출력하는 신호 출력부(322)로 구성한다.

상기 신호 출력부(322)는 소스단자에 전원전압(VCC)단자가 연결되고, 게이트단자에 상기 제어신호 발생부(22)의 제어신호(SW1)라인이 연결되는 피모스 트랜지스터(PM100)와, 서로 연결된 소스단자에 상기 피모스 트랜지스터(PM100)의 드레인단자가 공통 연결되고, 각각의 게이트단자에 어드레스신호(ADS)의 입력라인 및 상기 구동제어신호 발생부(100)의 구동제어신호(DCS)라인이 각각 연결되는 피모스 트랜지스터(PM101),(PM102)와, 드레인단자에 상기 피모스 트랜지스터(PM101),(PM102)의 드레인단자가 공통 연결되어 출력라인과 연결되고, 게이트단자에 상기 피모스 트랜지스터(PM102)의 게이트단자가 연결되는 엔모스 트랜지스터(PM100)와, 드레인단자에 상기 엔모스 트랜지스터(NM100)의 소스단자가 연결되고, 게이트단자에 상기 피모스 트랜지스터(PM101)의 게이트단자가 연결되는 엔모스 트랜지스터(NM101)외, 드레인단자에 상기 맨모스 트랜지스터(NM101)의 소스단자가 연결되고, 게이트단자에 상기 제어신호 발생부(22)의 제어신호(SW2)라인이 연결되며, 소스단자에 접지전압(VSS)단자가 연결되는 엔모스 트랜지스터(NM102)로 구성한다.

이와같이 구성한 본 발명에 의한 데이타 리페어 제어장치의 어드레스 기억회로의 제1 실시예의 동작을 상세히 설명하면 다음과 같다.

먼저, 리던던시회로의 데이타 리페어동작을 디세이블되도록 제어하기 위해 외부 제어에 의해 제3도에 도시된 퓨즈(Fl)를 연결상태에 있도록 한다.

그러면, 구동제어신호 발생부(100)에서의 엔모스 트랜지스터(NN10)는 게이트 단자에 외부로부터 인가되는 로우레벨의 레벨제어신호(LCS)를 인가받아 턴-오프된다.

따라서, 제3도에 도시된 노드(N100)에는 하이신호가 걸리게 되고, 그 노드(N100)에 걸린 하이신호는 인버터(I100),(I101)를 순차 거쳐 인버팅되어 하이신호로 출력되고, 그 출력된 하이신호는 인버터(I102)를 거쳐 로우레벨와 구동제어신호(95)로 출력된다.

그리고, 각각의 어드레스신호 기억부(201∼207)에서의 퓨즈(I100)를 외부제어에 의해 연결상태로 있도록 하고, 레벨 안정화부(I2)의 엔모스 트랜지스터(NM103)는 게이트단자에 상기 외부로 인가되는 로우레벨의 레벨제어신호(LCS)에 의해 턴-오프되어 노드(N101)에는 하이신호가 걸리게 된다.

이어서, 상기 노드(N101)에 걸린 하이신호는 제어신호 발생부(22)에서의 인버터(I104)를 거쳐 로우레벨의 제어신호(SW1)로 출력되고, 그 출력된 로우레벨의 제어신호(SWl)는 인버터(I105)를 거쳐 하이레벨의 제어신호(SW2)로 출력된다.

이에따라, 신호 출력부(322)에서의 피모스 트랜지스터(PM100)는 게이트단자에 상기 제어신호 발생부(22)에서의 인버터(I104)로부터 출력된 로우레벨의 제어신호(SW1)를 인가받아 턴-온되고, 피모스 트랜지스터(PM102)는 게이트단자에 상기 구동제어신호 발생부(100)에서의 인버터(I102)로부터 술력된 로우레벨의 구동제어신호(DCS)를 인가받아 턴-온되므로 출력라인을 거쳐 하이신호(OTS)가 출력된다.

이어서, 데이타 리페어 제어신호 발생부(300)에서의 노아 게이트(NR100)는 제1 내지 제3 입력단자에 상기 어드레스 기억회로(201∼203)로부터 각각 출력된 하이신호(OTS)를 각각 인가받아 노아링하여 로우신호를 출력하고, 노아 게이트(NR101)는 제1 내지 제3 입력단자에 상기 어드레스 기억회로(204∼206)로부터 각각 출력된 하이신호를 각각 인가받툴 노아링하여 로우신호를 출력한다.

그리고, 노아 게이트(NR102)는 일측 입력단자에 상기 어드레스 기억회로(207)로부터 출력된 하이신호를 인가받고, 타측 입력단자에 상기 구동제어신호 발생부(100)에서의 인틴터(I101)로부터 출력된 하이신호를 인가받아 노아링하여 로우신호를 출력한다.

이어서, 인버터(I103)는 상기 노아 게이트(NR100)로부터 출력된 로우신호를 인버팅하여 하이신호를 출력하고, 낸드 게이트(ND100)는 일측 입력단자에 상기 노아 게이트(NR101)로부터 출력된 로우신호를 인가받고, 타측 입력단자에 상기 노아 게이트(NR102)로부터 출력된 로우신호를 인가받아 노아링하여 하이신호를 출력한다.

이어서, 노아 게이트(NR103)는 일측 입력단자에 상기 인버터(I103)로부러 출력된 하이신호를 인가받고, 타측 입력단자에 상기 낸드 게이트(N0100)로부터 출력된 하이신호를 인가받아 노아링하여 로우레벨의 데이타 리페어 제어신호(DRCS)를 출력하게 된다.

따라서, 리던던시회로는 상기 노아 게이트(NR103)로부터 출력된 로우레벨의데이타 리페어 제어신호(ORCS)에 의해 디세이블되게 되는 것이다.

한편, 리던던시회로의 데이타 리페어 동작이 인에이블되도록 제어하기 위해 외부제어에 의해 상기 퓨즈(Fl)를 단락시킨다.

그러면, 상기 구동제어신호 발생부(100)에서와 엔모스 트랜지스터(NM10)는 게이트단자에 외부로부터 인가되는 하이레벨의 레벨제어신호(LCS)를 인가받아 턴-온되므로 상기 노드(N100)에는 로우신호가 걸리게 된다.

이어서, 그 노드(N100)에 걸린 로우신호는 상기 인버터(I100),(I101)를 순차 거쳐 로우신호를 출력하고, 그 출력된 로우신호는 인버터(I102)를 거쳐 하이레벨의 구동제어신호(DCS)로 출력되게 된다.

그리고, 외부제어에 의해 상기 각각의 기억회로(201∼207)에서의 퓨즈(f100)를 연결상태로 놓으면 기 설명한 바와같이 상기 레벨 안정화부(I2)의 엔모스 트랜지스터(NM103)는 외부로부터 인가되는 로우레벨의 레벨제어신호(LCS)에 의해 턴-오프되어 상기 노드(N101)에는 하이신호가 걸리게 된다.

이어서, 상기 노드(N101)에 걸린 하이신호는 상기 제어신호 발생부(22)에서의 인버터(I104)를 거쳐 로우레벨의 제어신호(SW1)로 출력되고, 그 출력된 로우레벨의 제어신호(SW1)는 인버터(I105)를 거쳐 하이레벨의 제어신호(SW2)로 출력된다.

그러면, 상기 신호 출력부(322)의 피모스 트랜지스터(NM100)는 게이트단자에 상기 제어신호 발생부(22)에서의 인버터(I104)로부터 출력되는 로우레벨의 제어신호(SW1)를 인가받아 턴-온되고, 피모스 트랜지스터(NM101) 및 맨모스 트랜지스터(NM101)는 각각의 게이트단자에 입력되는 하이레벨의 어드레스신호(ADS)를 인가받아 각각 턴-오프, 턴-온된다.

그리고, 피모스 트랜지스터(NM102) 및 앤모스 트랜지스터(NM100)는 각각의 게이트단자에 상기 구동제어신호 발생부(100)에서의 인버터(I102)로부터 출력된 하이레벨의 구동제어신호(DCS)를 공통 인가받아 각각 턴-오프, 턴-온되고, 엔모스 트랜지스터(NM102)는 게이트단자에 상기 제어신호 발생부(22)에서의 인버터(I105)로부터 출력된 하이레벨의 제어신호(SW2)를 인가받아 턴-온되므로 상기 신호 출력부(322)는 하이레벨의 어드레스신호(ADS)를 반전시킨 로우신호(OIS)를 출력하게 된다.

한편, 외부제어에 의해 상기 퓨즈(f100)를 단락시키면 상기 레벨 안정화부(I2)에서의 앤모스 트랜지스터(NN103)는 게이트단자에 외부로부터 인가되는 하이 레벨의 레벨제어신호(LCS)에 의해 턴-온되어 상기 노드(N101)에는 로우신호가 걸리게 된다.

이어서, 상기 노드(N101)에 걸린 로우신호는 상기 제어신호 발생부(22)에서의 인버터(I104)를 거쳐 하이레벨의 제어신호(SW1)로 출력되고, 그 출력된 하이레벨의 제어신호(SW1)는 인버터(I105)를 거쳐 로우레벨의 제어신호(SW2)로 출력된다.

따라서, 신호 출력부(321)에서의 전송 게이트(TG)는 엔모스단자에 상기 인버터(I104)로부터 출력된 하이레벨의 제어신호(SW1)를 인가받고, 피모스단자에 상기 인버터(I105)로부터 출력된 로우레벨의 제어신호(SW2)를 인가받아 턴-온되어 입력되는 로우레벨의 어드레스신호(ADS)를 로우신호(OTS)로 출력하게 된다.

이에따라, 상기 데이타 리페어 제어신호 발생부(300)에서의 노아 게이트(NR100)는 제1 내지 제3 입력단자에 상기 어드레스 기억회로(201∼203)로부터 각각 출력되는 로우신호(OTS)를 인가받아 노아링하여 하이신호를 출력하고, 그 출력된 하이신호는 인버터(I103)를 거쳐 로우신호로 출력된다.

그리고, 노아 게이트(NR101)는 제1 내지 제3 입력단자에 상기 어드레스 기억회로(204∼206)로부터 각각 출력되는 로우신호를 인가받아 노아링하여 하이신호를 출력한다.

그리고, 상기 노아 게이트(NR102)는 일측 입력단자에 상기 어드레스 기억회로 (107)로부터 출력된 로우신호를 인가받고, 타측 입력단자에 상기 구동제어신호 발생부(100)에서의 인버터(I101)로부터 출력된 로우신호를 인가받아 노아링하여 하이신호를 출력한다.

이어서, 상기 낸드 게이트(NR100)는 일측,타측 입력단자에 상기 노아게이트(NR101),(NR102)로부터 각각 출력된 하이신호를 각각 인가받아 낸딩하여 로우신호를 출력한다.

이어서, 상기 노아 게이트(NR103)는 일측 입력단자에 상기 인버터(I103)로부터 출력된 로우신호를 인가받고, 타측 입력단자에 상기 낸드 게이트(NR100)로부터 출력된 로우신호를 인가받아 노아링하여 하이레벨의 데이타 리페어 제어신호(DRCS)를 출력하게 된다.

따라서, 리던던시회로는 상기 노아 게이트(NR103)로부터 출력된 하이레벨의 데이타 리페어 제어신호(DRCS)에 의해 인에이블되어 데이타 리페어동작을 수행하게 되는 것이다.

결국, 리던던시회로의 데이타 리페어 동작이 인에이블되도록 제어하기 위해서 로우레벨의 어드레스신호(ADS)를 기억시키려면 상기 퓨즈(f100)를 단락시키고, 하이레벨의 어드레스신호(ADS)를 기억시키러면 상기 퓨즈(I100)를 연결상태에 있도록 하면된다.

이하, 본 발명을 첨부된도면을 참조하여 상세히 설명하면 다음과 같다.

제5도에도시된 바와같이, 본 발명에 의한 데이타 리페어 제어장치의 어드레스 기억회로의 제2 실시예인 상기 각각의 어드레스신호 기억회로(201∼207)는 상기 구동제어신호 발생부(100)로부터 출력되는 구동제어신호(DCS)에 의해 디세이블된 후 외부로부터 인가되는 레벨제어신호(LCS)에 의해 입력되는 어드레스신호(ADS)에 상관없이 일정레벨의 신호를 꿀력하거나, 그 구동제어신호(DCS)에 의해 인에이블된 후 외부로부터 입력되는 레벨제어신호(LCS) 및 인버터(I106)를 거친 그 레벨제어신호(LCS)의 반전신호에 의해 입력되는 소정레벨의 어드래스신호(ADS)를 기억시키는 신호 기억부(32')로 구겅한다.

상기 신호 기억부(32')는 외부로부터 인가되는 레벨제어신호(LCS) 및 인버터(I106)를 거친 그 레벨제어신호(LCS)의 반전신호에 의해 스위칭되어 입력되는 소정레벨의 어드레스신호(ADS)를 출력하도록 전송게이트(TG)로 구성된 신호 출력부(321')와, 상기 구동제어신호 발생부(100)로부터 출력되는 구동제어신호(DCS)에 의해 디세이블된 후, 외부로부터 인가되는 레벨제어신호(LCS)에 의해 일정한 신호를 출력하거나, 그 구동제어신호(DCS)에 의해 인에이블된 후 의해 외부로부터 인가되는 레벨제어신호(LCS)에 의해 입력되는 소정레벨의 어드레스신호(ADS)의 반전신호를 출력하는 신호 출력부(322')로 구성한다.

상기 신호 출력부(322')는 소스단자에 전원전압(VCC)단자가 연결되고, 게이트단자에 상기 레벨제어신호(LCS)의 입력라인이 연결되는 피모스 트랜지스터(PM100')와, 서로 연결된 소스단자에 상기 피모스 트랜지스터(PM100')의 드레인단자가 공통 연결되고, 각각의 게이트단자에 어드레스신호(ADS)의 입력라인 및 상기 구동제어신호 발생부(100)의 구동제어신호(DCS)라인이 각각 연결되는 피모스 트랜지스터(PM101l'),(PM102')와, 드레인단자에 상기 피모스 트랜지스터(PM101'),(PM102')의 드레인단자가 공통 연결되어 출력라인과 연결되고, 게이트단자에 상기 피모스 트랜지스터(PM102')의 게이트단자가 연결되는 엔모스 트랜지스터(NM1100')와, 드레인단자에 상기 엔모스 트랜지스터(NM100')의 소스단자가 연결되고, 게이트단자에 상기 피모스 트랜지스터(PM101')의 게이트단자가 연결되는 엔모스 트랜지스터(NM101')와, 드레인단자에 상기 엔모스 트랜지스터(NM101')의 소스단자가 연결되고, 게이트단자에 상기 인버터(I106)의 출력단자와 연결되며, 소스단자에 접지전압(VSS)단자가 연결되는 엔모스 트랜지스터(NM102')로 구성한다.

이와같이 구성한 본 발명에 의한 데이타 리페어 제어장치의 어드레스 기억회로의 제2 실시예의 동작을 상세히 설명하면 다음과 같다.

먼저, 리던던시회로의 데이타 리페어 동작이 디세이블되도록 제어할 경우에는 상기 구동제어신호 발생부(100)는 기 설명한 바와같이 로우레벨의 구동제어신호(DCS)를 출력하게 된다.

그러면, 신호 출력부(322')에서의 피모스 트랜지스터(PM100')는 게이트단자에 외부로부터 인가되는 로우레벨의 레벨제어신호(LCS)를 인가받아 턴-온되고, 피모스 트랜지스터(PM102')는 재이트단자에 상기 구동제어신호 발생부(100)로부터 출력되는 로우레벨의 구동제어신호(DCS)를 인가받아 턴-온되므로 출력라인을 거쳐 하이신호(OTS)가 출력된다.

이에따라, 데이타 리페어 제어장치 발생부(300)는 기 설명한 바와같이 상기 어드레스 기억회르(201∼207)로부터 각각 출력된 하이신호(OTS)를 인가받아 로우레벨의 데이타 리페어 제어신호(DRCS)를 발생하여 리던던시회로를 디세이블시키게 된다.

한련, 리던던시회로의 데이타 리페어 동작이 인에이블되도록 제어할 경우에는 외부로부터 입력되는 레벨제어신호(LCS)의 레벨이 로우레벨이면 하이레벨의 어드레스신호(ADS)가 기억되고, 그 레벨제어신호(LCS)의 레벨이 하이레벨이면 로우레벨의 어드레스신호(ADS)가 기억되게 된다.

이를 좀더 상세히 설명하면 다음과 같다.

먼저, 외부로부터 입력되는 레벨제어신호(LCS)의 레벨이 로우레벨이면 상기 피모스 트랜지스터(PM100')는 게이트단자에 로우레벨의 레벨제어신호(LCS)를 인가받아 턴-온되고, 상기 피모스 트랜지스터(PM101') 및 엔모스 트랜지스터(NM101')는 각각의 게이트단자에 입력되는 하이레벨의 어드레스신호(ADS)를 공통 인가받아 각각 턴-오프, 턴-온되며, 피모스 트랜지스터(PM102') 및 엔모스 트랜지스터(NM100')는 각각의 게이트단자에 상기 구동제어신호 발생부(100)로부터 출력되는 하이레벨의 구동제어신호(DCS)를 인가받아 각각 턴-오프, 턴-온된다.

그리고, 앤모스 트랜지스터(NM102')는 게이트단자에 상기 인버터(I106)를 거친 레벨제어신호(LCS)의 반전신호인 하이신호를 인가받아 턴-온되어 출력라인을 거쳐 로우신호(OTS)가 출력되게 된다.

한편, 상기 외부로부터 입력되는 레벨제어신호(LCS)가 하이레벨로 입력되면 신호 출력부(321')에서의 전송 게이트(TG')는 엔모스단자에 상기 하이레벨의 레벨 제어신호(LCS)를 인가받고, 피모스단자에 상기 인버터(I106)로부터 출력된 로우신호를 인가받아 턴-온되어 입력되는 로우레벨의 어드레스신호(ADS')를 출력하게 된다.

따라서, 상기 데이타 리페어 제어신호 발생부(300)는 기 설명한 바와같이 상기 어드레스 기억회로(201∼207)로부터 각각 출력되는 로우신호를 인가받아 하이레벨의 데이타 리페어 제어신호(DRCS)를 발생하여 리던던시회로를 인에이블시키게 된다.

결국, 하이레벨의 레벨제어신호(LCS)에 의해 로우레벨의 어드레스신호(ADS)가 기억되고, 로우레벨의 레벨제어신호(LCS)에 의해 하이레벨의 어드레스신호(ADS)가 기억되게 되는 것이다.

이하., 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제6도에 도시된 바와같이, 본 발명에 의한 데이타 리페어 제어장치의 어드레스 기억회로의 제3 실시예인 상기 각각의 어드레스 기억회로(201∼207)는 외부로부터 입력되는 레벨제어신호(LCS)에 의해 퓨즈(f200)의 단락시 출력신호의 레벨을 안정화시키는 레벨 안정화부(I2')와, 상기 퓨즈(f200)의 연결유무에 따른 레벨 안정화부(I2')의 출력신호에 의해 제어신호(SW11),(SW22)를 발생하여 각각 출력하는 제어신호 발생부(22')와, 상기 구동제어신호 발생부(100)로부터 출력된 구동제어신호(DCS)에 의해 디세이블된 후 상기 제어신호 발생부(22')로부터 출력된 제어신호(SW11),(SW22)에 의해 일정한 레벨의 신호를 출력하거나, 그 구동제어신호(DCS)에 의해 인에이블된 후 그 제어신호(SW11),(SW22)에 의해 입력되는 고정 레벨의 어드레스신호(ADS)를 기억하여 상기 디세이블시 출력되는 신호의 반전신호를 출력하는 신호 기억부(32')로 구성한다.

상기 레벨 안정화부(I2')는 상호연결된 소스단자에 전원전압(VCC)단자가 공통연결되고, 각각의 게이트단자에 상기 레벨제어신호(LCS)의 입력라인 및 상기 제어신호 발생부(22')의 제어신호(SW11)의 출력라인이 연결되며, 상호 연결된 드레인단자에 상기 퓨즈(f200)의 일측단자가 연결되는 피모스 트랜지스터(PM200),(PM201)와, 게이트단자에 상기 피모스 트랜지스터(PM200),(PM201)의 드레인단자가 공통 연결되고, 상호연결된 소스단자와 드레인단자에 전원전압(VCC)단자가 공통 연결되는 피모스 콘댄서(MC200)로 구성한다.

상기 제어신호 발생부(22')는 상기 레벨 안정화부(I2')에 의해 안정화된 신호를 인버링하여 제어신호(SW11)를 출력하는 인버터(I200)와, 상기 인버터(I200)로 부터 출력된 제어신호(SW11)를 인버팅하여 제어신호(SW22)를 출력하는 인버터(I201)로 구성한다.

상기 신호 기억부(32')는 상기 구동제어신호 발생부(100)로부터 출력되는 구동제어신호(DCS)에 의해 입력되는 어드레스신호(ADS)에 상관없이 일정한 레벨의 신호를 출력하거나, 그 구동제어신호(DCS)에 의해 입력되는 어프레스신호(ADS) 레벨을 반전시켜 출력하도록 낸드 게이트(ND200)로 구성된 레벨 변환부(200)와, 상기 제어신호 발생부(22')로부터 출력되는 제어신호(SW11),(SW22)에 의해 스위칭되어 상기 레벨 변환부(200)로부터 출력되는 신호를 출력하거나 그 반전신호를 출력하는 신호 출력부(201)로 구성한다.

상기 신호 출력부(201)는 상기 제어신호 발생부(22')에서의 인버터(I200),(I201)로부터 각각 출력된 제어신호(SW11),(SW22)에 의해 스위칭되어 상기 레벨 변한부(200)로부터 출력된 신호를 출력하는 전송 게이트(TG200)와, 상기 인버터(I200),(I201)로부터 각각 출력된 제어신호(SW11),(SW22)에 의해 스위칭되어 인버터(I202)를 거친 상기 레벨 변환부(200)의 출력신호의 반전신호를 출력하는 전송 게이트(TG201)로 구성한다.

이와같이 구성한 본 발명에 의한 데이타 리페어제어장치의 어드레스 기억회로의 제3실시예의 동작을 상세히 설명하면 다음과 같다.

먼저, 리던던시회로의 데이타 리페어동작이 디세이블되도록 제어하기 위해 기 설명한 바와같이 외부제어에 의해 제3도에도시된 퓨즈(Fl)를 연결상태에 있도록 하면 구동제어신호 발생부(100)로부터 로우레벨의 구동제어신호(DCS)가 출력된다.

그리고, 외부제어에 의해 퓨즈(f200)를 연결상태로 놓으면 그 퓨즈(f200)가 연결상태임에 따라 노드(N200)에 걸린 전압은 접지전압(VSS)단자로 인가되어 노드(N200)에는 로우신호가 걸리게 된다.

이어서, 제어신호 발생부(22)에서의 인버터(I200)는 그 노드(N200)에 걸린 로우신호를 인버팅하여 하이레벨의 제어신호(SW11)를 출력하고, 그 출력된 하이레벨의 스위칭신호(SW11)는 인버터(I201)를 거쳐 로우레벨의 제어신호(SW22)로 출력된다.

한편, 신호 기억된(32)에서의 레벨 변판부(200)의 낸드 게이트(ND200)는 일측 입력단자에 상기 구동제어신호 발생부(100)로부터 출력되는 로우레벨의 구동재어신호(DCS)를 인가받고, 타측 입력단자에 입력되는 어드레스신호(ADS)를 인가받아 낸딩하여 하이신호를 출력한다.

이어서, 상기 신호 출력부(201)에서의 전송 게이트(TG200)는 피모스단자에 상기 인버터(I201)로부터 출력된 로우레벨의 제어신호(SW22)를 인가받고, 엔모스단자에 상기 인버터(I200)로부터 출력된 하이레벨의 제어신호(SW11)를 인가받아 턴-온되어 상기 레벨 변환부(200)의 낸드 게이트(ND200)로부터 출력되는 하이신호를 출력하게 된다.

한편, 리던던시회로의 데이타 리페어동작이 인에이블되도록 제어하기 위해서 외부제어에 의해 상기 퓨즈(Fl)를 단락시키면 기 설명한 바와같이 상기 구동제어신호 발생부(100)로부터 하이레벨의 구동제어신호(DCS)가 출력된다.

그리고, 상기 퓨즈(f200)를 외부제어에 의해 연결깡태로 놓으면 기 설명한 바와같이 상기 신호 출력부(201)에서의 전송 게이트(TG200)가 턴-온된다.

그리고, 상기 레벨 변환부(200)에서의 낸드 게이트(ND200)는 일측 입력단자에 하이레벨의 어드레스신호(ADS)를 인가받고, 타측 입력단자에 상기 구동제어신호 발생부(100)로부터 출력되는 하이레벨의 구동제어신호(DCS)를 인가받아 낸드링하여 로우신호를 출력한다.

상기 낸드 게이트(ND200)로부터 출력된 로우신호는 상기 턴-온상태에 있는 전송 게이트(TG200)를 거쳐 출력된다.

한편, 상기 퓨즈(f200)를 외부제어에 의해 단락상태로 놓으면 시키면 상기 노드(N200)에는 피모스 트랜지스터(PM200),(PM201) 및 피모스 콘덴서(MC200)에 의해 하이신호가 걸리게 된다.

이어서, 상기 노드(N2OO)태 걸린 하이신호는 상기 인버터(I200),(I201)를 거쳐 로우레벨의 제어신호(SW11) 및 하이레벨의 제어신호(SW22)로 각각 출럭된다.

따라서, 신호 출력부(201)에서의 전송 게이트(TG201)는 피모스단자에 상기 인버터(I200)를 거쳐 출력된 로우레벨의 제어신호(SW11)를 인가받고, 앤모스단자에 상기 인버터(I201)를 거쳐 출력된 하이레벨의 제어신호(SW22)를 인가받아 턴-온된다.

한편, 상기 낸드 게이트(ND200)는 일측입력단자에 로우레벨의 어드레스신호(ADS)를 인가받고, 타측 입력단자에 상기 구동제어신호 발생부(100)로부터 출력되는 하이레벨의 구동제어신호(DCS)를 인가받아 낸딩하여 하이신호를 출력한다.

그리고, 상기 낸드 게이트(ND200)로부터 출력된 하이신호는 상기신호 출력부(201)에서의 인버터(I202)를 거쳐 로우신호로 반전되어 전송 게이트(TG201)를 거쳐 출력된다.

따라서, 상기 데이타 리페어 제어신호 발생부(300)는 기 설명한 바와같이 상기 어드레스 기억회로(201∼207)로부터 각각 출럭되는 로우신호를 인가받아 하이레벨의 데이타 리페어 제어신호(DRCS)를 발생하여 리던던시회로를 인에이블시키게 된다.

걸국, 리던던시회로의 데이타 리페어 동작을 인에이블시키기 위해 상기 퓨즈(f200)를 연결상태로 두면 하이레벨의 어드레스신호(ADS)가 기억되고, 상기 퓨즈(f200)를 단락시키면 로우레벨의 어드레스신호(ADS)가 기억되는 것이다.

이상에서 상세히 설멍한 바와같이, 본 발명에 의한 데이타 리페어 제어장치의 어드레스 기억회로는 리던던시회로의 데이타 리페어 동작이 디세이블되도록 제어하기 위해서 입력되는 소정레벨의 어드레스 신호에 상관얼이 외부제어신호에 의해 디세이블됨으로써 인에이블시 소비되는 전류를 감소하여 소비전력을 감소시킬 수 있는 효과가 있다.

아울러, 한개의 퓨즈를 이용하여 어드레스신호를 기억함으로써 회로의 용량이 감소되고, 그 퓨즈와 단락시 단락된 노드에 걸리게 되는 소정레벨의 신호를 안정화시킴으로써 안정되게 어드레스 기억회로 동작을 수행할 수 있는 효과가 있다.

Claims

외부에서 입력되는 레벨제어신호에 의해 퓨즈의 연결유무에 따른 입력신호의 레벨을 일정레벨로 안정화시키는 레벨 안정화수단과, 상기 레벨 안정화수단에서 안정화된 신호에 의해 제1,제2 제어신호를 각각 발생하여 출력하는 제어신호 발생수단과, 외부로부터 인가되는 구동제어신호에 의해 디세이블된 후, 상기 제어신호 발생수단으로부터 출력된 제1 제어신호에 의해 입력되는 어드레스신호에 상관없이 일정레벨의 신호를 출력하거나, 그 구동제어신호에 의해 인에이블된 후, 상기 제어신호 발생수단으로부터 각각 출력되는 재1,제2 제어신호에 의해 입력되는 소정레벨의 어드레스신호를 기억하여 상기 디세이블시 출력되는 신호의 반전신호를 출력하는 신호 기억수단을 포함하여 구성되는 것을 특징으로 하는 데이타 리페어 제어장치의 어드레스신호 기억회로.
제1항에 있어서, 상기 레벨 안정화수단은 서로 연결된 드레인단측에 상기 퓨즈의 일측단자가 공통 연결되고, 각각의 게이트단자에 외부로부터 입력되는 레벨제어신호의 입력라인 및 상기 제어신호 발생수단의 제1 제어신호라인이 각각 연결되며, 서로 연결된 소스단자에 접지전압단자가 공통 연결되는 제1,제2 앤모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 데이타 리페어 제어장치의 어드레스신호 기억회로.
제1항에 있어서, 상기 제어신호 발생수단은 상기 퓨즈의 연결유무에 따른 입력신호를 인버팅하여 재1 제어신호를 발생하는 제1 인버터와, 상기 제1 인버터에서 발생된 제1 제어신호를 인버팅하여 제2 제어신호를 발생하는 제2 인버터를 포함하여 구성되는 것을 특징으로 하는 데이타 리페어 제어장치의 어드레스신호 기억회로.
제1항에 있어서, 상기 신호 기억수단은 상기 제어신호 발생수단으로부터 각각 출력되는 제1,제2 제어신호에 의해 스위칭되어 입력되는 소정레벨의 어드레스 신호를 출력하는 재1 신호 출력수단과, 외부로부터 입력되는 구동제어신호에 의해 디새이블된 후, 상기 제어신호 발생수단으로부러 출력되는 제1 제어신호에 의해 일정한 신호를 출력하거나, 그 구동제어신호에 의해 인에이블된 후, 상기 제어신호 발생수단으로부터 출력된 제1 제어신호에 의해 입력되는 소정레벨의 어드레스 신호의 반전신호를 출력하는 제2 신호 출력수단을 포함하여 구성되는 것을 특징으로 하는 데이타 리페어 제어장치의 어드레스신호 기억회로.
제4항에 있어서, 상기 제2 신호 출력수단은 소스단자에 전원전압단자가 연결되고, 게이트단자에 상기 제어신호 발생수단의 제1 제어신호라인이 연결되는 제1 피모스 트랜지스터와, 서로 연결된 소스단자에 상기 재1 피모스 트랜지스터의 드레인단자가 공통 연결되고, 각각의 게이트단자에 어드레스신호의 입력라인 및 상기 구동제어신호라인이 각각 연결되는 제2, 제3 피모스 트랜지스터와, 인단자에 상기 제2,제3 피모스 트랜지스터의 드레인단자가 공통 연결되어 출력라인과 연결되고, 게이트판자에 상기 재3 피모스 트랜지스터의 게이트단자가 연결되는 제1 엔모스 트랜지스터와, 드레인단자에 상기 제1 엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 상기 제2 피모스 트랜지스터의 게이트단자가 연결되는 제2 엔모스 트랜지스터와, 드레인단자에 상기 재2 엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 상기 제어신호 발생수단의 제2 제어신호라인이 연결되며, 소스단자에 접지전압단자가 연결되는 제3 엔모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 데이타 리페어 제어장치의 어드레스신호 기억회로.
제1항에 있어서, 상기 신호 기억수단은 외부로부터 인가되는 구동제어신호에 의해 입력되는 어드레스신호에 상관없이 일정한 레벨의 신호를 출력하거나, 그 구동제어신호에 의해 입력되는 어드레스신호의 레벨을 반전시켜 출력하는 레벨 변환수단과, 상기 제어신호 발생수단으로부터 출력되는 제1 제2 제어신호에 의해 스위칭되어 상기 레벨 변환수단으로부터 출력되는 신호를 출력하거나 그 반전신호를 출력하는 신호 출력수단을 포함하여 구성되는 것을 특징으로 하는 데이타 리페어 제어장치의 어드레스신호 기억회로.
제6항에 있어서, 상기 신호 출력수단은 상기 제어신호 발생수단으로부터 각각 출력된 제1 제2 제어신호에 의해 스위칭되어 상기 레벨 변환수단으로부터 출력된 신호를 출력하는 제1 전송 게이트와, 상기 제어수단으로부터 각각 출력되는 제1,제2 제어신호에 의해 스위칭되어 상기 레벨 변환수단으로부터 출력되는 신호의 반전신호를 출력하는 제2 전송 게이트를 포함하여 구성되는 것을 특징으로 하는 데이타 리페어 제어장치의 어드레스신호 기억회로.
외부로부터 인가되는 구동제어신호에 의해 디세이블된 후, 외부로부터 인가되는 레벨제어신호에 의해 입력되는 어드레스신호에 상관없이 일정레벨의 신호를 출력하거나, 그 구동제어신호에 의해 인에이블된 후 외부로부터 입력되는 레벨제어신호 및 그 레벨제어신호의 반전신호에 의해 입력되는 고정 레벨의 어드레스신호를 기억시켜 상기 디세이블시 출력되는 신호의 반전신호를 출력하는 신호 기억수단을 포함하여 구성되는 것을 특징으로 하는 데이타 리페어 제어장치의 어드레스신호 기억회로.
제8항에 있어서, 상기 신호 기억수단은 외부로부터 인가되는 레벨제어신호 및 그 레벨제어신호의 반전신호에 의해 스위칭되어 입력되는 소정레벨의 어드레스신호를 출력하는 제1 신호 출력수단과, 외부로부터 인가되는 구동제어신호에 의해 디세이블된 후, 외부로부터 인가되는 랜밸제어신호에 의해 일정한 신호를 출력하거나, 그 구동제어신호에 의해 인에이블된 후, 외부로부터 인가되는 레벨제어신호에 의해 입력되는 소정레벨의 어드레스신호의 반전신호를 출력하는 제2 신호 출력수단을 포합하여 구성되는 것을 특징으로 하는 데이타 리페어 제어장치의 어드레스신호 기억회로.
제9항에 있어서, 상기 제2 신호 출력수단은 소스단자에 전원전압단자가 연결되고, 게이트단자에 상기 레벨제어신호의 입력라인이 연결되는 제1 피모스 트랜지스터와, 서로 연결된 소스단자에 상기 제1 피모스 트랜지스터의 드래인단자가 공통 연결되고, 각각의 게이트단자에 어드레스신호의 입력라인 및 상기 구동제어 신호라인이 각각 연결되는 제2,제3 피모스 트랜지스터와, 드레인단자에 상기 제1, 제2 피모스 트랜지스터의 드레인단자가 공통 연결되어 출력라인과 연결되고, 게이트단자에 상기 제3 피모스 트랜지스터의 게이트단자가 연결되는 제1 엔모스 트랜지스터와, 드래인단자에 상기 제1 엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 상기 제2 피모스 트랜지스터의 게이트단자가 연결되는 제2 엔모스 트랜지스터와, 드레인단자에 상기 제2 엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 상기 제어신호 발생수단의 제2 제어신호라인이 연결되며, 소스단자에 접지전압단자가 연결되는 제3 엔모스 트린지스터를 포함하여 구성되는 것을 특징으로 하는 데이타 리페어 제어장치의 어드레스신호 기억회로.