KR0179905B1 - 메모리의 쓰기 구동 제어 회로 - Google Patents

메모리의 쓰기 구동 제어 회로 Download PDF

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Abstract

본 발명은 메모리의 쓰기 구동 제어 회로에 관한 것으로, 종래에는 쓰기 속도가 쓰기 구동 회로의 크기에 의해 결정되는데, 그 크기가 고정되어 있으므로 저전압에서 속도가 느리고 고전압에서 속도가 빠른 대신 동작 전류가 많이 소모되는 문제점이 있었다. 이러한 종래의 문제점을 개선하기 위하여 본 발명은 전압의 레벨을 검출함에 따라 하이 전압인 경우에는 종래 회로와 동일하게 동작하고 로우 전압인 경우에는 쓰기 속도를 조정하여 안정적인 쓰기 동작을 수행함으로써 시스템의 오동작을 방지할 수 있도록 창안한 것으로, 본 발명은 저전압에서 쓰기 구동 회로의 크기를 크게 함으로써 쓰기 속도를 빠르게 할 수 있고 또한, 고전압에서 쓰기 구동 회로의 크기를 작게 함으로써 동작 전류를 줄일 수 있다.

Description

메모리의 쓰기 구동 제어 회로
제1도는 종래의 쓰기 구동 회로도.
제2도는 본 발명의 쓰기 구동 제어 회로도.
* 도면의 주요부분에 대한 부호의 설명
201 : 셀 202 : 비트 라인 등화부
203 : 칼럼 선택부 204 : 데이터 입력부
205 : 로우 전압 검출부 206 : 쓰기 구동 제어부
본 발명은 메모리의 쓰기 구동에 관한 것으로 특히, 스태틱 램(SRAM)에서 라이트 모드시 라이트 버스의 폴링(falling) 시간을 조정하여 저전압에 적당하도록 한 메모리의 쓰기 구동 제어 회로에 관한 것이다.
제1도는 종래 메모리의 쓰기 구동 회로도로서 이에 도시된 바와 같이, 비트 라인 등화 신호(BEQ)에 따라 비트 라인(BIT)(BITN)을 등화시키는 비트 라인 등화부(102)와, 제어 신호(CIEB)(CWE)에 따라 데이터(DATAIN)를 입력시키는 데이터 입력부(104)와, 칼럼 선택 신호(CSL)에 따라 상기 데이터 입력부(104)의 입력 데이터를 상기 비트 라인(BIT)(BITN)으로 전송하는 칼럼 선택부(103)와, 워드 라인 신호(WL)에 따라 상기 비트 라인(BIT)(BITN)의 데이터를 저장하는 셀(101)로 구성한다.
이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.
라이트 동작시 제어신호(CIEB)는 로우 레벨, 제어 신호(CWE)는 하이 레벨이 되며, 데이터 라인(DATA)(DATAB)은 전압(Vcc)의 레벨로 프리 챠지되어 있다.
이때, 데이터 입력부(104)는 하이인 제어 신호(CWE)에 의해 전송 게이트(TG1)(TG2)가 동작하고, 로우인 제어 신호(CIEB)에 의해 엔모스 트랜지스터(NM2)(NM4)는 턴오프됨과 아울러 피모스 트랜지스터(PM1)(PM3)가 턴온된다.
이에 따라, 입력 데이터(DATAIN)는 피모스 트랜지스터(PM4)와 엔모스 트랜지스터(NM3)으로 이루어진 인버터를 통해 반전되고 다시 인버터(IN5)에서 반전된 후 상기 전송 게이트(TG2)를 통해 데이터 라인(DATA)으로 전송되며, 입력 데이터(DATAIN)가 인가된 인버터(IN3)에서 반전된 데이터는 피모스 트린지스터(PM2)와 엔모스 트랜지스터(NM1)으로 이루어진 인버터에서 반전된 후 다시 인버터(IN4)에서 반전되고 그 반전된 데이터가 상기 전송 게이트(TG1)를 통해 데이터 라인(DATAB)으로 전송된다.
만일, 하이 레벨인 데이터(DATAIN)의 입력인 경우 데이터 라인(DATA)은 전압(Vcc)의 레벨을 그대로 유지하고 데이터 라인(DATAB)은 로우 레벨로 방전되어진다.
이때, 칼럼 선택 신호(CSL)가 로우로 인에이블되고 그 신호(CSL)가 인버터(IN6)에서 반전되면 칼럼 선택부(103)는 전송 게이트(RG3)(TG4)가 동작하여 비트 라인(BIT)은 데이터 라인(DATA)과 동일하게 전압(Vcc)의 레벨을 유지하고 비트 라인(BITN)은 데이터 라인(DATAB)과 동일하게 로우로 된다.
따라서, 워드 라인 신호(WL)가 하이로 인에이블되어 셀(101)에 입력되면 엔모스 트랜지스터(NM5)(NM7)가 턴온됨에 의해 엔모스 트랜지스터(NM8)가 턴온되므로써 쓰기 동작이 이루어진다.
즉, 워드 라인(WL)이 인에이블되면 셀(101)은 한쪽 노드가 로우로 되고 다른 한쪽 노드가 하이가 되어 쓰기 동작이 종료된다.
그러나, 종래에는 쓰기 속도가 쓰기 구동 회로의 크기에 의해 결정되는데, 그 크기가 고정되어 있으므로 저전압에서 속도가 느리고 고전압에서 속도가 빠른 대신 동작 전류가 많이 소모되는 문제점이 있었다.
본 발명은 종래의 문제점을 개선하기 위하여 전압의 레벨을 검출함에 따라 하이 전압인 경우에는 종래 회로와 동일하게 동작하고 로우 전압인 경우에는 쓰기 속도를 조정하여 안정적인 쓰기 동작을 수행함으로써 시스템의 오동작을 방지할 수 있도록 창안한 메모리의 쓰기 구동 제어 회로를 제공함에 목적이 있다.
제2도는 본 발명에 따른 회로도로서 이에 도시한 바와 같이, 비트라인 등화 신호(BEQ)에 따라 비트 라인(BIT)(BITN)을 등화시키는 비트 라인 등화부(202)와, 제어 신호(CIEB)(CWE)에 따라 데이터(DATAIN)를 입력시키는 데이터 입력부(204)와, 칼럼 선택 신호(CSL)에 따라 상기 데이터 입력부(204)의 입력 데이터(DATAIN)를 상기 비트 라인(BIT)(BITN)으로 전송하는 칼럼 선택부(203)와, 워드 라인 신호(WL)에 따라 상기 비트 라인(BIT)(BITN)의 데이터를 저장하는 셀(201)과, 로우 전압을 검출하는 로우 전압 검출부(205)와, 이 로우 전압 검출부(205)의 출력에 따라 상기 데이터 입력부(204)의 2개 레벨의 데이터중 하나를 방전시키는 쓰기 구동 제어부(206)으로 구성한다.
상기 데이터 입력부(204)는 인버터(IN1∼IN5), 전송 게이트(TG1, TG2), 피모스 트랜지스터(PM1∼PM6) 및 엔모스 트랜지스터(NM1∼NM4)로 구성한다.
상기 쓰기 구동 제어부(206)는 로우 전압 검출부(205)의 출력을 소스에 전압(Vcc)이 인가된 피모스 트랜지스터(PM21)(PM23)의 게이트에 각기 접속함과 아울러 인버터(IN11)(IN12)를 각기 통해 소스가 접지된 엔모스 트랜지스터(NM22)(NM24)의 게이트에 각기 접속하고, 상기 피모스 트랜지스터(PM21)와 엔모스 트랜지스터(NM22)의 사이에 직렬 접속된 피모스 트랜지스터(PM22)와 엔모스 트랜지스터(NM21)의 게이트와 드레인 접속점을 데이터 입력부(204)의 인버터(IN4)의 입력단과 출력단에 각기 접속하며, 상기 피모스 트랜지스터(PM23)와 엔모스 트랜지스터(NM24)의 사이에 직렬 접속된 피모스 트랜지스터(PM24)와 엔모스 트랜지스터(NM23)의 게이트와 드레인 접속점을 상기 데이터 입력부(204)의 인버터(IN5)의 입력단과 출력단에 각기 접속하여 구성한다.
이와같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.
라이트 동작시 제어 신호(CIEB)는 로우 레벨, 제어 신호(CWE)는 하이 레벨이 되며, 데이터 라인(DATA)(DATAB)은 전압(Vcc)의 레벨로 프리 챠지되어 있다.
이때, 데이터 입력부(204)는 하이인 제어 신호(CWE)에 의해 전송 게이트(TG1)(TG2)가 동작하고, 로우인 제어 신호(CIEB)에 의해 엔모스 트랜지스터(NM2)(NM4)는 턴오프됨과 아울러 피모스 트랜지스터(PM1)(PM3)가 턴온된다.
이에 따라, 입력 데이터(DATAIN)는 피모스 트랜지스터(PM4)와 엔모스 트랜지스터(NM3)으로 이루어진 인버터를 통해 반전되고 다시 인버터(IN5)에서 반전된 후 상기 전송 게이트(TG2)를 통해 데이터 라인(DATA)으로 전송되며, 입력 데이터(DATAIN)가 인가된 인버터(IN3)에서 반전된 데이터는 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM1)으로 이루어진 인버터에서 반전된 후 다시 인버터(IN4)에서 반전되고 그 반전된 데이터가 상기 전송 게이트(TG1)를 통해 데이터 라인(DATAB)으로 전송된다.
이때, 노말 전압(Vcc)이면 로우 전압 검출부(205)의 출력이 하이가 되어 쓰기 구동 제어부(206)는 피모스 트랜지스터(PM21∼PM24) 및 엔모스 트랜지스터(NM21∼NM24)가 턴온되어 쓰기 구동 레벨의 크기가 종래와 동일하게 동작하게 된다.
만일, 하이 레벨인 데이터(DATAIN)의 입력인 경우 데이터 라인(DATA)은 전압(Vcc)의 레벨을 그대로 유지하고 데이터 라인(DATAB)은 로우 레벨로 방전되어진다.
그리고, 로우 레벨인 데이터(DATAIN)의 입력인 경우 데이터 라인(DATA)은 로우 레벨로 방전되어지고 데이터 라인(DATAB)은 전압(Vcc)의 레벨을 그대로 유지하게 된다.
한편, 로우 전압(Vcc)이면 로우 전압 검출부(205)의 출력이 로우가 되어 쓰기 구동 제어부(206)는 피모스 트랜지스터(PM21, PM23)이 턴온되고 상기 로우 신호를 반전시키는 인버터(IN11)(IN12)의 출력에 의해 엔모스 트랜지스터(NM22)(NM24)가 턴온되어진다.
이에 따라, 하이인 데이터(DATAIN)의 입력인 경우 쓰기 구동 제어부(206)는 데이터 입력부(204)의 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM1)으로 이루어진 인버터의 하이 출력에 의해 엔모스 트랜지스터(NM21)가 턴온되므로 엔모스 트랜지스터(NM21)(NM22)로 데이터 라인(DATAB)을 더욱 빨리 방전시키게 되며 동시에, 상기 데이터 입력부(204)의 피모스 트랜지스터(PM4)와 엔모스 트랜지스터(NM3)으로 이루어진 인버터의 로우 출력에 의해 피모스 트랜지스터(PM24)가 턴온되므로 피모스 트랜지스터(PM23)(PM24)를 통해 인가되는 전압(Vcc)에 의해 데이터 라인(DATA)은 전압(Vcc) 레벨로 빨리 프리챠지되어진다.
그리고, 로우인 데이터(DATAIN)의 입력인 경우 쓰기 구동 제어부(206)는 데이터 입력부(204)의 피모스 트랜지스터(PM3)와 엔모스 트랜지스터(NM3)으로 이루어진 인버터의 하이 출력에 의해 엔모스 트랜지스터(NM23)가 턴온되므로 엔모스 트랜지스터(NM23)(NM24)로 데이터 라인(DATA)을 더욱 빨리 방전시키게 되며 동시에, 데이터 입력부(204)의 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM1)으로 이루어진 인버터의 로우 출력에 의해 피모스 트랜지스터(PM22)가 턴온되므로 피모스 트랜지스터(PM21)(PM22)를 통해 인가되는 전압(Vcc)에 의해 데이터 라인(DATAB)은 전압(Vcc) 레벨로 빨리 프리챠지되어진다.
따라서, 데이터 라인(DATA)(DATAB)에 소정 레벨로 프리 챠지되어 있을 때 칼럼 선택 신호(CSL)가 로우로 인에이블되고 그 신호(CSL)가 인버터(IN6)에서 반전되면 칼럼 선택부(103)는 전송 게이트(TG3)(TG4)가 동작하여 비트 라인(BIT)은 데이터 라인(DATA)과 동일한 레벨로 되고 비트 라인(BITN)은 데이터 라인(DATAB)과 동일한 레벨로 된다.
이에 따라, 워드 라인 신호(WL)가 하이로 인에이블되어 셀(101)에 입력되면 엔모스 트랜지스터(NM5)(NM7)중 하나가 턴온됨에 의해 쓰기 동작이 이루어진다.
상기에서 상세히 설명한 바와 같이 본 발명은 저전압에서 쓰기 구동 회로의 크기를 크게 함으로써 쓰기 속도를 빠르게 할 수 있고 또한, 고전압에서 쓰기 구동 회로의 크기를 작게 함으로써 동작 전류를 줄일 수 있는 효과가 있다.

Claims (2)

  1. 비트 라인 등화 신호(BEQ)에 따라 비트 라인(BIT)(BITN)을 등화시키는 비트 라인 등화부(202)와, 제어 신호(CIEB)(CWE)에 따라 데이터(DATAIN)를 입력시키는 데이터 입력부(204)와, 칼럼 선택 신호(CSL)에 따라 상기 데이터 입력부(204)의 입력 데이터(DATAIN)를 상기 비트 라인(BIT)(BITN)으로 전송하는 칼럼 선택부(203)와, 워드 라인 신호(WLO)에 따라 상기 비트라인(BIT)(BITN)의 데이터를 저장하는 셀(201)과, 로우 전압을 검출하여 로우 신호를 출력하는 로우 전압 검출부(205)와, 이 로우 전압 검출부(205)의 로우 출력에 따라 상기 데이터 입력부(204)의 입력 데이터(DATAIN)가 하이이면 데이터 라인(DATAB)을 방전시키고 로우이면 데이터 라인(DATA)을 방전시키는 쓰기 구동 제어부(206)로 구성한 것을 특징으로 하는 메모리의 쓰기 구동 제어 회로.
  2. 제1항에 있어서, 쓰기 구동 제어부(206)는 로우 전압 검출부(205)의 출력을 소스에 전압(Vcc)이 인가된 피모스 트랜지스터(PM21)(PM23)의 게이트에 각기 접속함과 아울러 인버터(IN11)(IN12)를 각기 통해 소스가 접지된 엔모스 트랜지스터(NM22)(NM24)의 게이트에 각기 접속하고, 상기 피모스 트랜지스터(PM21)와 엔모스 트랜지스터(NM22)의 사이에 직렬 접속된 피모스 트랜지스터(PM22)와 엔모스 트랜지스터(NM21)의 게이트와 드레인 접속점을 데이터 입력부(204)에서 상기 데이터 라인(DATA)의 루프상의 인버터의 입력단과 출력단에 각기 접속하여 로우 데이터(DATAIN)의 입력시 데이터 라인(DATA)을 방전시키도록 하며, 상기 피모스 트랜지스터(PM23)와 엔모스 트랜지스터(NM24)의 사이에 직렬 접속된 피모스 트랜지스터(PM24)와 엔모스 트랜지스터(NM23)의 게이트와 드레인 접속점을 상기 데이터 입력부(204)에서 상기 데이터 라인(DATAB)의 루프상의 인버터의 입력단과 출력단에 각기 접속하여 하이 데이터(DATAIN)의 입력시 데이터 라인(DATAB)을 방전시키도록 구성한 것을 특징으로 하는 메모리의 쓰기 구동 제어 회로.
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KR100766385B1 (ko) * 2006-10-13 2007-10-12 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 라이팅 회로

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