JP3089397B2 - データリペアー制御装置 - Google Patents
データリペアー制御装置Info
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
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Description
【０００１】
【発明の属する技術分野】本発明は、データリペアー
（repair）制御装置に係るもので、詳しくは、冗長（re
dundancy）回路のデータリペアー動作をディスエーブル
させるように制御する場合は、外部制御信号によりディ
スエーブルされてイネーブル時の消費電力を減少させ、
冗長回路のデータリペアー動作をイネーブルさせるよう
に制御する場合は、ヒューズの連結／非連結に従いアド
レス信号を安定的に変換制御し得るデータリペアー制御
装置に関するものである。
（repair）制御装置に係るもので、詳しくは、冗長（re
dundancy）回路のデータリペアー動作をディスエーブル
させるように制御する場合は、外部制御信号によりディ
スエーブルされてイネーブル時の消費電力を減少させ、
冗長回路のデータリペアー動作をイネーブルさせるよう
に制御する場合は、ヒューズの連結／非連結に従いアド
レス信号を安定的に変換制御し得るデータリペアー制御
装置に関するものである。
【０００２】
【従来の技術】従来、データリペアー制御装置のアドレ
ス信号変換制御回路の１例においては、図４に示すよう
に、外部から入力するレベル制御信号ＬＣによりヒュー
ズＦＵＳＥの非連結時に出力信号のレベルを所定レベル
に安定化させるレベル安定化部１と、該レベル安定化部
１の出力信号により、外部から入力する所定レベルのア
ドレス信号ＡＤを変換制御させるための制御信号ＳＷＳ
１，ＳＷＳ２を発生して夫々出力する制御信号発生部２
と、該制御信号発生部２から出力された制御信号ＳＷＳ
１，ＳＷＳ２により、外部から入力する所定レベルのア
ドレス信号ＡＤを変換制御する信号変換制御部３と、か
ら構成されていた。
ス信号変換制御回路の１例においては、図４に示すよう
に、外部から入力するレベル制御信号ＬＣによりヒュー
ズＦＵＳＥの非連結時に出力信号のレベルを所定レベル
に安定化させるレベル安定化部１と、該レベル安定化部
１の出力信号により、外部から入力する所定レベルのア
ドレス信号ＡＤを変換制御させるための制御信号ＳＷＳ
１，ＳＷＳ２を発生して夫々出力する制御信号発生部２
と、該制御信号発生部２から出力された制御信号ＳＷＳ
１，ＳＷＳ２により、外部から入力する所定レベルのア
ドレス信号ＡＤを変換制御する信号変換制御部３と、か
ら構成されていた。
【０００３】且つ、前記レベル安定化部１においては、
相互連結されたソース端子が電源電圧Ｖｃｃに共通連結
され各ゲート端子は前記レベル制御信号ＬＣの入力ライ
ン及び前記制御信号発生部２の制御信号ＳＷＳ１の出力
ラインに夫々連結され相互連結されたドレイン端子は前
記ヒューズＦＵＳＥの一方側端に夫々連結された各ＰＭ
ＯＳトランジスタＰＭ１，ＰＭ２と、それらＰＭＯＳト
ランジスタＰＭ１，ＰＭ２のドレイン端子にゲート端子
が共通連結されソース端子及びドレイン端子が夫々電源
電圧Ｖｃｃ端子に連結されたＰＭＯＳコンデンサーＭＣ
と、を備えていた。
相互連結されたソース端子が電源電圧Ｖｃｃに共通連結
され各ゲート端子は前記レベル制御信号ＬＣの入力ライ
ン及び前記制御信号発生部２の制御信号ＳＷＳ１の出力
ラインに夫々連結され相互連結されたドレイン端子は前
記ヒューズＦＵＳＥの一方側端に夫々連結された各ＰＭ
ＯＳトランジスタＰＭ１，ＰＭ２と、それらＰＭＯＳト
ランジスタＰＭ１，ＰＭ２のドレイン端子にゲート端子
が共通連結されソース端子及びドレイン端子が夫々電源
電圧Ｖｃｃ端子に連結されたＰＭＯＳコンデンサーＭＣ
と、を備えていた。
【０００４】叉、前記制御信号発生部２においては、ヒ
ューズＦＵＳＥの連結／非連結に従い、前記レベル安定
化部１から出力された信号を反転して制御信号ＳＷＳ１
を出力するインバーターＩ１と、該インバーターＩ１か
ら出力された制御信号ＳＷＳ１を反転して制御信号ＳＷ
Ｓ２を出力するインバーターＩ２と、を備えていた。更
に、前記信号変換制御部３においては、前記制御信号発
生部２の各インバーターＩ１、Ｉ２から出力された制御
信号ＳＷＳ１，ＳＷＳ２によりスイッチングされ入力す
る所定レベルのアドレス信号ＡＤを出力する伝送ゲート
ＴＧ１と、各インバーターＩ１，Ｉ２から夫々出力され
た制御信号ＳＷＳ１，ＳＷＳ２によりスイッチングされ
インバーターＩ３を通った前記アドレス信号ＡＤの反転
信号を出力する伝送ゲートＴＧ２と、を備えていた。
ューズＦＵＳＥの連結／非連結に従い、前記レベル安定
化部１から出力された信号を反転して制御信号ＳＷＳ１
を出力するインバーターＩ１と、該インバーターＩ１か
ら出力された制御信号ＳＷＳ１を反転して制御信号ＳＷ
Ｓ２を出力するインバーターＩ２と、を備えていた。更
に、前記信号変換制御部３においては、前記制御信号発
生部２の各インバーターＩ１、Ｉ２から出力された制御
信号ＳＷＳ１，ＳＷＳ２によりスイッチングされ入力す
る所定レベルのアドレス信号ＡＤを出力する伝送ゲート
ＴＧ１と、各インバーターＩ１，Ｉ２から夫々出力され
た制御信号ＳＷＳ１，ＳＷＳ２によりスイッチングされ
インバーターＩ３を通った前記アドレス信号ＡＤの反転
信号を出力する伝送ゲートＴＧ２と、を備えていた。
【０００５】また、従来のデータリペアー制御装置のア
ドレス信号変換制御回路の他の例においては、図５に示
すように、ヒューズＦＵＳＥ１，ＦＵＳＥ２が連結され
た時、入力する信号のレベルを所定レベルに安定化させ
るレベル安定化部１０、２０と、外部の制御によりそれ
らヒューズＦＵＳＥ１，ＦＵＳＥ２の全てを連結させ、
該連結状態に応じた前記レベル安定化部１０、２０から
の安定化された信号により、ディスエーブルされた後入
力するアドレス信号Ａｉ，／Ａｉに拘わりなく所定レベ
ルの信号を出力し、外部の制御によりそれらヒューズＦ
ＵＳＥ１、ＦＵＳＥ２の連結・非連結状態に応じた入力
信号により、イネーブルされた後入力する所定レベルの
アドレス信号Ａｉを変換制御して、前記ディスエーブル
時に出力された信号の反転信号を出力する信号変換制御
部３０と、から構成されていた。
ドレス信号変換制御回路の他の例においては、図５に示
すように、ヒューズＦＵＳＥ１，ＦＵＳＥ２が連結され
た時、入力する信号のレベルを所定レベルに安定化させ
るレベル安定化部１０、２０と、外部の制御によりそれ
らヒューズＦＵＳＥ１，ＦＵＳＥ２の全てを連結させ、
該連結状態に応じた前記レベル安定化部１０、２０から
の安定化された信号により、ディスエーブルされた後入
力するアドレス信号Ａｉ，／Ａｉに拘わりなく所定レベ
ルの信号を出力し、外部の制御によりそれらヒューズＦ
ＵＳＥ１、ＦＵＳＥ２の連結・非連結状態に応じた入力
信号により、イネーブルされた後入力する所定レベルの
アドレス信号Ａｉを変換制御して、前記ディスエーブル
時に出力された信号の反転信号を出力する信号変換制御
部３０と、から構成されていた。
【０００６】且つ、レベル安定化部１０においては、ド
レイン端子が前記ヒューズＦＵＳＥ１の一方側端子及び
インバーターＩ１０の入力端子に共通連結されゲート端
子は前記インバーターＩ１０の出力端子に連結されソー
ス端子が接地されたＮＭＯＳトランジスタＮＭ１を有し
ていた。叉、前記レベル安定化部２０においては、ドレ
イン端子が前記ヒューズＦＵＳＥ２の一方側端子及びイ
ンバーターＩ１１の入力端子に共通連結されゲート端子
は前記インバーターＩ１１の出力端子に連結されソース
端子が接地されたＮＭＯＳトランジスタＮＭ６を有して
いた。
レイン端子が前記ヒューズＦＵＳＥ１の一方側端子及び
インバーターＩ１０の入力端子に共通連結されゲート端
子は前記インバーターＩ１０の出力端子に連結されソー
ス端子が接地されたＮＭＯＳトランジスタＮＭ１を有し
ていた。叉、前記レベル安定化部２０においては、ドレ
イン端子が前記ヒューズＦＵＳＥ２の一方側端子及びイ
ンバーターＩ１１の入力端子に共通連結されゲート端子
は前記インバーターＩ１１の出力端子に連結されソース
端子が接地されたＮＭＯＳトランジスタＮＭ６を有して
いた。
【０００７】更に、前記信号変換制御部３０において
は、ソース端子が電源電圧Ｖｃｃ及び前記各ヒューズＦ
ＵＳＥ１、ＦＵＳＥ２の他方側端子に共通連結されゲー
ト端子は前記レベル安定化部１０のＮＭＯＳトランジス
タＮＭ１のドレイン端子に連結されるＰＭＯＳトランジ
スタＰＭ１と、ソース端子が該ＰＭＯＳトランジスタＰ
Ｍ１のドレイン端子に連結されゲート端子は前記アドレ
ス信号Ａｉの入力ラインに連結されるＰＭＯＳトランジ
スタＰＭ２と、ドレイン端子が該ＰＭＯＳトランジスタ
ＰＭ２のドレイン端子及び出力信号ＯＳラインに共通連
結されゲート端子は前記反転されたアドレス信号／Ａｉ
の入力ラインに連結されるＮＭＯＳトランジスタＮＭ２
と、ドレイン端子が該ＮＭＯＳトランジスタＮＭ２のソ
ース端子に連結されゲート端子は前記ＰＭＯＳトランジ
スタＰＭ１のゲート端子に連結されソース端子は接地さ
れるＮＭＯＳトランジスタＮＭ３と、ソース端子が電源
電圧Ｖｃｃ及び前記各ヒューズＦＵＳＥ１、ＦＵＳＥ２
の他方側端子に共通連結されゲート端子は前記レベル安
定化部２０のＮＭＯＳトランジスタＮＭ６のドレイン端
子に連結されるＰＭＯＳトランジスタＰＭ３と、ソース
端子が該ＰＭＯＳトランジスタＰＭ３のドレイン端子に
連結されゲート端子は前記反転されたアドレス信号／Ａ
ｉの入力ラインに連結されるＰＭＯＳトランジスタＰＭ
４と、ドレイン端子が該ＰＭＯＳトランジスタＰＭ４の
ドレイン端子及び前記出力信号ＯＳラインに共通連結さ
れゲート端子は前記アドレス信号Ａｉの入力ラインに連
結されるＮＭＯＳトランジスタＮＭ４と、ドレイン端子
が該ＮＭＯＳトランジスタＮＭ４のソース端子に連結さ
れゲート端子は前記ＰＭＯＳトランジスタＰＭ３のゲー
ト端子に連結されソース端子は接地されるＮＭＯＳトラ
ンジスタＮＭ５と、を備えていた。
は、ソース端子が電源電圧Ｖｃｃ及び前記各ヒューズＦ
ＵＳＥ１、ＦＵＳＥ２の他方側端子に共通連結されゲー
ト端子は前記レベル安定化部１０のＮＭＯＳトランジス
タＮＭ１のドレイン端子に連結されるＰＭＯＳトランジ
スタＰＭ１と、ソース端子が該ＰＭＯＳトランジスタＰ
Ｍ１のドレイン端子に連結されゲート端子は前記アドレ
ス信号Ａｉの入力ラインに連結されるＰＭＯＳトランジ
スタＰＭ２と、ドレイン端子が該ＰＭＯＳトランジスタ
ＰＭ２のドレイン端子及び出力信号ＯＳラインに共通連
結されゲート端子は前記反転されたアドレス信号／Ａｉ
の入力ラインに連結されるＮＭＯＳトランジスタＮＭ２
と、ドレイン端子が該ＮＭＯＳトランジスタＮＭ２のソ
ース端子に連結されゲート端子は前記ＰＭＯＳトランジ
スタＰＭ１のゲート端子に連結されソース端子は接地さ
れるＮＭＯＳトランジスタＮＭ３と、ソース端子が電源
電圧Ｖｃｃ及び前記各ヒューズＦＵＳＥ１、ＦＵＳＥ２
の他方側端子に共通連結されゲート端子は前記レベル安
定化部２０のＮＭＯＳトランジスタＮＭ６のドレイン端
子に連結されるＰＭＯＳトランジスタＰＭ３と、ソース
端子が該ＰＭＯＳトランジスタＰＭ３のドレイン端子に
連結されゲート端子は前記反転されたアドレス信号／Ａ
ｉの入力ラインに連結されるＰＭＯＳトランジスタＰＭ
４と、ドレイン端子が該ＰＭＯＳトランジスタＰＭ４の
ドレイン端子及び前記出力信号ＯＳラインに共通連結さ
れゲート端子は前記アドレス信号Ａｉの入力ラインに連
結されるＮＭＯＳトランジスタＮＭ４と、ドレイン端子
が該ＮＭＯＳトランジスタＮＭ４のソース端子に連結さ
れゲート端子は前記ＰＭＯＳトランジスタＰＭ３のゲー
ト端子に連結されソース端子は接地されるＮＭＯＳトラ
ンジスタＮＭ５と、を備えていた。
【０００８】次に、図４及び図５に示す従来のデータリ
ペアー制御装置のアドレス信号変換制御回路の動作につ
いて説明する。先ず、図４に示した従来のデータリペア
ー制御装置のアドレス信号変換制御回路の動作を説明す
ると、冗長回路（図示せず）のデータリペアー動作をデ
ィスエーブルさせるように制御するため、後述する信号
変換制御部３の出力信号ＦＯＵＴのレベルはハイレベル
であると仮定し、外部の制御によりヒューズＦＵＳＥを
連結させると、ノードＮ１の電圧は接地電圧Ｖｓｓとな
りノードＮ１にはロー信号が印加する。
ペアー制御装置のアドレス信号変換制御回路の動作につ
いて説明する。先ず、図４に示した従来のデータリペア
ー制御装置のアドレス信号変換制御回路の動作を説明す
ると、冗長回路（図示せず）のデータリペアー動作をデ
ィスエーブルさせるように制御するため、後述する信号
変換制御部３の出力信号ＦＯＵＴのレベルはハイレベル
であると仮定し、外部の制御によりヒューズＦＵＳＥを
連結させると、ノードＮ１の電圧は接地電圧Ｖｓｓとな
りノードＮ１にはロー信号が印加する。
【０００９】次いで、制御信号発生部２のインバーター
Ｉ１は該ノードＮ１のロー信号を反転してハイレベルの
制御信号ＳＷＳ１を出力し、該出力されたハイレベルの
制御信号ＳＷＳ１はインバーターＩ２を経てローレベル
の制御信号ＳＷＳ２として出力される。次いで、信号変
換制御部３の伝送ゲートＴＧ１は、ＰＭＯＳ端子に前記
インバーターＩ２から出力したローレベルの制御信号Ｓ
ＷＳ２を受け、ＮＭＯＳ端子に前記インバーターＩ１か
ら出力したハイレベルの制御信号ＳＷＳ１を受けてター
ンオンされ、入力するハイレベルのアドレス信号ＡＤを
出力する。
Ｉ１は該ノードＮ１のロー信号を反転してハイレベルの
制御信号ＳＷＳ１を出力し、該出力されたハイレベルの
制御信号ＳＷＳ１はインバーターＩ２を経てローレベル
の制御信号ＳＷＳ２として出力される。次いで、信号変
換制御部３の伝送ゲートＴＧ１は、ＰＭＯＳ端子に前記
インバーターＩ２から出力したローレベルの制御信号Ｓ
ＷＳ２を受け、ＮＭＯＳ端子に前記インバーターＩ１か
ら出力したハイレベルの制御信号ＳＷＳ１を受けてター
ンオンされ、入力するハイレベルのアドレス信号ＡＤを
出力する。
【００１０】従って、冗長回路は、前記信号変換制御部
３の伝送ゲートＴＧ１から出力されたハイレベルのアド
レス信号ＡＤによりディスエーブルされる。即ち、冗長
回路のデータリペアー動作がディスエーブルされるよう
に制御するため、前記信号変換制御部３はハイレベルの
アドレス信号ＡＤに基づいてハイレベルの信号を出力す
るようになる。
３の伝送ゲートＴＧ１から出力されたハイレベルのアド
レス信号ＡＤによりディスエーブルされる。即ち、冗長
回路のデータリペアー動作がディスエーブルされるよう
に制御するため、前記信号変換制御部３はハイレベルの
アドレス信号ＡＤに基づいてハイレベルの信号を出力す
るようになる。
【００１１】一方、冗長回路のデータリペアー動作がイ
ネーブルされるように制御するため、前記信号変換制御
部３の出力信号ＦＯＵＴのレベルはローレベルであるべ
きと仮定し、外部の制御により前記ヒューズＦＵＳＥを
連結させると、前記信号変換制御部３の伝送ゲートＴＧ
１は、前述したように、前記制御信号発生部２から夫々
出力された制御信号ＳＷＳ１，ＳＷＳ２によりターンオ
ンされ入力するローレベルのアドレス信号ＡＤによりロ
ーレベルの信号を出力する。
ネーブルされるように制御するため、前記信号変換制御
部３の出力信号ＦＯＵＴのレベルはローレベルであるべ
きと仮定し、外部の制御により前記ヒューズＦＵＳＥを
連結させると、前記信号変換制御部３の伝送ゲートＴＧ
１は、前述したように、前記制御信号発生部２から夫々
出力された制御信号ＳＷＳ１，ＳＷＳ２によりターンオ
ンされ入力するローレベルのアドレス信号ＡＤによりロ
ーレベルの信号を出力する。
【００１２】且つ、前記ヒューズＦＵＳＥを外部の制御
により非連結にさせると、前記ノードＮ１にはそれらＰ
ＭＯＳトランジスタＰＭ１、ＰＭ２及びＰＭＯＳコンデ
ンサーＭＣによりハイ信号が印加し、該ノードＮ１のハ
イ信号は前記各インバーター１１、１２を通ってローレ
ベルのスイッチング信号ＳＷＳ１及びハイレベルのスイ
ッチング信号ＳＷＳ２として出力される。
により非連結にさせると、前記ノードＮ１にはそれらＰ
ＭＯＳトランジスタＰＭ１、ＰＭ２及びＰＭＯＳコンデ
ンサーＭＣによりハイ信号が印加し、該ノードＮ１のハ
イ信号は前記各インバーター１１、１２を通ってローレ
ベルのスイッチング信号ＳＷＳ１及びハイレベルのスイ
ッチング信号ＳＷＳ２として出力される。
【００１３】従って、前記信号変換制御部３の伝送ゲー
トＴＧ２は、ＰＭＯＳ端子に前記ローレベルの制御信号
ＳＷＳ１を受け、ＮＭＯＳ端子に前記ハイレベルの制御
信号ＳＷＳ２を受けてターンオンされ、ハイレベルのア
ドレス信号ＡＤのインバーターＩ３を経て反転されたロ
ーレベルの出力信号ＦＯＵＴを出力する。即ち、冗長回
路のデータリペアー動作がディスエーブルされるように
制御するため前記信号変換制御部３は、外部の制御によ
り前記ヒューズＦＵＳＥを連結状態にして、入力するハ
イレベルのアドレス信号ＡＤを直接出力し、且つ、冗長
回路のデータリペアー動作がイネーブルされるように制
御するため前記信号変換制御部３は、外部の制御により
前記ヒューズＦＵＳＥを連結状態にさせ、入力するロー
レベルのアドレス信号ＡＤを直接出力し、外部の制御に
より前記ヒューズＦＵＳＥを非連結状態にさせて、入力
するハイレベルのアドレス信号ＡＤをローレベルに変換
して出力するようになる。
トＴＧ２は、ＰＭＯＳ端子に前記ローレベルの制御信号
ＳＷＳ１を受け、ＮＭＯＳ端子に前記ハイレベルの制御
信号ＳＷＳ２を受けてターンオンされ、ハイレベルのア
ドレス信号ＡＤのインバーターＩ３を経て反転されたロ
ーレベルの出力信号ＦＯＵＴを出力する。即ち、冗長回
路のデータリペアー動作がディスエーブルされるように
制御するため前記信号変換制御部３は、外部の制御によ
り前記ヒューズＦＵＳＥを連結状態にして、入力するハ
イレベルのアドレス信号ＡＤを直接出力し、且つ、冗長
回路のデータリペアー動作がイネーブルされるように制
御するため前記信号変換制御部３は、外部の制御により
前記ヒューズＦＵＳＥを連結状態にさせ、入力するロー
レベルのアドレス信号ＡＤを直接出力し、外部の制御に
より前記ヒューズＦＵＳＥを非連結状態にさせて、入力
するハイレベルのアドレス信号ＡＤをローレベルに変換
して出力するようになる。
【００１４】次に、図５に示した従来のデータリペアー
制御装置のアドレス信号変換制御回路の動作を説明す
る。先ず、冗長回路のデータリペアー動作がディスエー
ブルされるように制御するため、外部制御によりヒュー
ズＦＵＳＥ１、ＦＵＳＥ２を連結させると、ノードＮ１
にはハイ電圧（電源電圧Ｖｃｃ）が印加し、該ハイ電圧
はレベル安定化部１０のインバーターＩ１０を通ってロ
ー電圧に反転され、ＮＭＯＳトランジスタＮＭ１のゲー
ト端子に印加するため、そのＮＭＯＳトランジスタＮＭ
１はターンオフされて、前記ノードＮ１には安定化した
ハイ電圧が印加される。
制御装置のアドレス信号変換制御回路の動作を説明す
る。先ず、冗長回路のデータリペアー動作がディスエー
ブルされるように制御するため、外部制御によりヒュー
ズＦＵＳＥ１、ＦＵＳＥ２を連結させると、ノードＮ１
にはハイ電圧（電源電圧Ｖｃｃ）が印加し、該ハイ電圧
はレベル安定化部１０のインバーターＩ１０を通ってロ
ー電圧に反転され、ＮＭＯＳトランジスタＮＭ１のゲー
ト端子に印加するため、そのＮＭＯＳトランジスタＮＭ
１はターンオフされて、前記ノードＮ１には安定化した
ハイ電圧が印加される。
【００１５】且つ、前記ヒューズＦＵＳＥ２が連結され
ているため、ノードＮ２にもハイ電圧（電源電圧Ｖｃ
ｃ）が印加し、該ハイ電圧はレベル安定化部２０のイン
バーターＩ１１でロー電圧に反転されＮＭＯＳトランジ
スタＮＭ６のゲート端子に印加するため、該ＮＭＯＳト
ランジスタＮＭ６はターンオフされて、前記ノードＮ２
には安定化したハイ電圧が印加される。
ているため、ノードＮ２にもハイ電圧（電源電圧Ｖｃ
ｃ）が印加し、該ハイ電圧はレベル安定化部２０のイン
バーターＩ１１でロー電圧に反転されＮＭＯＳトランジ
スタＮＭ６のゲート端子に印加するため、該ＮＭＯＳト
ランジスタＮＭ６はターンオフされて、前記ノードＮ２
には安定化したハイ電圧が印加される。
【００１６】次いで、それらノードＮ１、Ｎ２に夫々印
加したハイ電圧は、信号変換制御部３０のＮＭＯＳトラ
ンジスタＮＭ３、ＮＭ５の各ゲート端子に印加して、そ
れらＮＭＯＳトランジスタは夫々ターンオンされ、出力
信号ＯＳのレベルは、入力するアドレス信号Ａｉ、／Ａ
ｉに拘わりなくローレベルで出力される。従って、冗長
回路は、前記信号変換制御部３０から出力したローレベ
ルの出力信号によりディスエーブルされる。
加したハイ電圧は、信号変換制御部３０のＮＭＯＳトラ
ンジスタＮＭ３、ＮＭ５の各ゲート端子に印加して、そ
れらＮＭＯＳトランジスタは夫々ターンオンされ、出力
信号ＯＳのレベルは、入力するアドレス信号Ａｉ、／Ａ
ｉに拘わりなくローレベルで出力される。従って、冗長
回路は、前記信号変換制御部３０から出力したローレベ
ルの出力信号によりディスエーブルされる。
【００１７】且つ、冗長回路のデータリペアー動作がイ
ネーブルされるように制御するため、外部制御によりヒ
ューズＦＵＳＥ１を非連結にしヒューズＦＵＳＥ２を連
結させると、それらノードＮ１にはロー電圧、ノードＮ
２にはハイ電圧が夫々印加され、前記信号変換制御部３
０は、それらノードＮ１、Ｎ２に印加したロー電圧及び
ハイ電圧を受け、入力するローレベルのアドレス信号Ａ
ｉを変換してハイレベルの出力信号ＯＳを出力する。
ネーブルされるように制御するため、外部制御によりヒ
ューズＦＵＳＥ１を非連結にしヒューズＦＵＳＥ２を連
結させると、それらノードＮ１にはロー電圧、ノードＮ
２にはハイ電圧が夫々印加され、前記信号変換制御部３
０は、それらノードＮ１、Ｎ２に印加したロー電圧及び
ハイ電圧を受け、入力するローレベルのアドレス信号Ａ
ｉを変換してハイレベルの出力信号ＯＳを出力する。
【００１８】この場合、前記信号変換制御部３０のＰＭ
ＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ
３は各ゲート端子に前記ノードＮ１のロー電圧を共通に
受けて夫々ターンオン、ターンオフされ、ＰＭＯＳトラ
ンジスタＰＭ２及びＮＭＯＳトランジスタＮＭ４は各ゲ
ート端子にローレベルのアドレス信号Ａｉを受けて夫々
ターンオン、ターンオフされ、ＮＭＯＳトランジスタＮ
Ｍ２及びＰＭＯＳトランジスタＰＭ４は各ゲート端子に
反転されたアドレス信号／Ａｉのハイ信号を受けて夫々
ターンオン、ターンオフされる。且つ、ＰＭＯＳトラン
ジスタＰＭ３及びＮＭＯＳトランジスタＮＭ５は各ゲー
ト端子に前記ノードＮ２のハイ電圧を受け夫々ターンオ
フ、ターンオンされるので、前記出力信号ＯＳのレベル
は、ＰＭＯＳトランジスタＰＭ１、ＰＭ２を介してハイ
レベルで出力される。
ＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ
３は各ゲート端子に前記ノードＮ１のロー電圧を共通に
受けて夫々ターンオン、ターンオフされ、ＰＭＯＳトラ
ンジスタＰＭ２及びＮＭＯＳトランジスタＮＭ４は各ゲ
ート端子にローレベルのアドレス信号Ａｉを受けて夫々
ターンオン、ターンオフされ、ＮＭＯＳトランジスタＮ
Ｍ２及びＰＭＯＳトランジスタＰＭ４は各ゲート端子に
反転されたアドレス信号／Ａｉのハイ信号を受けて夫々
ターンオン、ターンオフされる。且つ、ＰＭＯＳトラン
ジスタＰＭ３及びＮＭＯＳトランジスタＮＭ５は各ゲー
ト端子に前記ノードＮ２のハイ電圧を受け夫々ターンオ
フ、ターンオンされるので、前記出力信号ＯＳのレベル
は、ＰＭＯＳトランジスタＰＭ１、ＰＭ２を介してハイ
レベルで出力される。
【００１９】従って、冗長回路は、前記信号変換制御部
３０から出力されたハイ信号ＯＳによりイネーブルされ
データリペアー動作が行われるようになる。一方、冗長
回路のデータリペアー動作がイネーブルされるように制
御するため前記ヒューズＦＵＳＥ１を連結させ前記ヒュ
ーズＦＵＳＥ２を非連結にすると、前記ノードＮ１には
ハイ電圧、ノードＮ２にはロー電圧が印加され、前記信
号変換制御部３０は、それら電圧を受け入力するハイレ
ベルのアドレス信号Ａｉによりハイレベルの出力信号Ｏ
Ｓを出力する。
３０から出力されたハイ信号ＯＳによりイネーブルされ
データリペアー動作が行われるようになる。一方、冗長
回路のデータリペアー動作がイネーブルされるように制
御するため前記ヒューズＦＵＳＥ１を連結させ前記ヒュ
ーズＦＵＳＥ２を非連結にすると、前記ノードＮ１には
ハイ電圧、ノードＮ２にはロー電圧が印加され、前記信
号変換制御部３０は、それら電圧を受け入力するハイレ
ベルのアドレス信号Ａｉによりハイレベルの出力信号Ｏ
Ｓを出力する。
【００２０】即ち、この場合、前記ＰＭＯＳトランジス
タＰＭ１及びＮＭＯＳトランジスタＮＭ３は各ゲート端
子に前記ノードＮ１のハイ電圧を共通に受けて夫々ター
ンオフ、ターンオンされ、前記ＰＭＯＳトランジスタＰ
Ｍ２及びＮＭＯＳトランジスタＮＭ４は各ゲート端子に
ハイレベルのアドレス信号Ａｉを受けて夫々ターンオ
フ、ターンオンされ、前記ＮＭＯＳトランジスタＮＭ２
及びＰＭＯＳトランジスタＰＭ４は各ゲート端子に前記
反転されたアドレス信号／Ａｉのロー信号を受けて夫々
ターンオフ、ターンオンされる。且つ、前記ＰＭＯＳト
ランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ５は各
ゲート端子に前記ノードＮ２のロー電圧の受けて夫々タ
ーンオン、ターンオフされるので、前記出力信号ＯＳ
は、ＰＭＯＳトランジスタＰＭ３、ＰＭ４を介してハイ
レベルで出力される。
タＰＭ１及びＮＭＯＳトランジスタＮＭ３は各ゲート端
子に前記ノードＮ１のハイ電圧を共通に受けて夫々ター
ンオフ、ターンオンされ、前記ＰＭＯＳトランジスタＰ
Ｍ２及びＮＭＯＳトランジスタＮＭ４は各ゲート端子に
ハイレベルのアドレス信号Ａｉを受けて夫々ターンオ
フ、ターンオンされ、前記ＮＭＯＳトランジスタＮＭ２
及びＰＭＯＳトランジスタＰＭ４は各ゲート端子に前記
反転されたアドレス信号／Ａｉのロー信号を受けて夫々
ターンオフ、ターンオンされる。且つ、前記ＰＭＯＳト
ランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ５は各
ゲート端子に前記ノードＮ２のロー電圧の受けて夫々タ
ーンオン、ターンオフされるので、前記出力信号ＯＳ
は、ＰＭＯＳトランジスタＰＭ３、ＰＭ４を介してハイ
レベルで出力される。
【００２１】即ち、冗長回路のデータリペアー動作をイ
ネーブルさせるため、前記ヒューズＦＵＳＥ１が非連結
状態でヒューズＦＵＳＥ２が連結状態である場合はロー
レベルのアドレス信号Ａｉをハイレベルに変換して出力
し、前記ヒューズＦＵＳＥ１が連結状態でヒューズＦＵ
ＳＥ２が非連結状態である場合は前記ハイレベルのアド
レス信号Ａｉによりハイレベルの信号を出力するように
なる。
ネーブルさせるため、前記ヒューズＦＵＳＥ１が非連結
状態でヒューズＦＵＳＥ２が連結状態である場合はロー
レベルのアドレス信号Ａｉをハイレベルに変換して出力
し、前記ヒューズＦＵＳＥ１が連結状態でヒューズＦＵ
ＳＥ２が非連結状態である場合は前記ハイレベルのアド
レス信号Ａｉによりハイレベルの信号を出力するように
なる。
【００２２】
【発明が解決しようとする課題】然るに、このような従
来のデータリペアー制御装置のアドレス信号変換制御回
路においては、図４に示す回路では、冗長回路のデータ
リペアー動作をディスエーブルさせるように制御するた
め、入力するハイレベルのアドレス信号を用いているた
め、消費電力が増加するという不都合な点があった。
来のデータリペアー制御装置のアドレス信号変換制御回
路においては、図４に示す回路では、冗長回路のデータ
リペアー動作をディスエーブルさせるように制御するた
め、入力するハイレベルのアドレス信号を用いているた
め、消費電力が増加するという不都合な点があった。
【００２３】また、図５の回路では、２個のヒューズを
用いてアドレス信号を変換制御するようになっているた
め回路の大きさが大きくなり、それら２個のヒューズを
非連結させるときノードに印加されるローレベルの電圧
を安定化することができないためアドレス信号変換制御
回路動作が不安定になり、別のレベル安定化回路が必要
になるという不都合な点があった。
用いてアドレス信号を変換制御するようになっているた
め回路の大きさが大きくなり、それら２個のヒューズを
非連結させるときノードに印加されるローレベルの電圧
を安定化することができないためアドレス信号変換制御
回路動作が不安定になり、別のレベル安定化回路が必要
になるという不都合な点があった。
【００２４】本発明の目的は、冗長回路のデータリペア
ー動作をディスエーブルさせるように制御する場合は、
外部制御信号によりディスエーブルされてイネーブル時
に消費される電流を減少させ、冗長回路のデータリペア
ー動作をイネーブルさせるように制御する場合は、ヒュ
ーズの連結／非連結でアドレス信号を安定的に変換制御
し得るデータリペアー制御装置を提供しようとするもの
である。
ー動作をディスエーブルさせるように制御する場合は、
外部制御信号によりディスエーブルされてイネーブル時
に消費される電流を減少させ、冗長回路のデータリペア
ー動作をイネーブルさせるように制御する場合は、ヒュ
ーズの連結／非連結でアドレス信号を安定的に変換制御
し得るデータリペアー制御装置を提供しようとするもの
である。
【００２５】
【課題を解決するための手段】このため、本発明の請求
項１記載の発明では、外部から入力するレベル制御信号
とヒューズの連結／非連結に応じた信号とにより、駆動
制御信号及び当該駆動制御信号に対してレベルの反転し
た反転信号を発生して夫々出力する駆動制御信号発生部
と、ヒューズの連結／非連結により不良セルの各アドレ
ス信号を記憶し、データリペアー動作の時、前記駆動制
御信号発生部から出力された前記駆動制御信号（ＤＣ
Ｓ）によりイネーブルされ、前記ヒューズが連結状態の
時には各アドレス信号を反転して出力し、前記ヒューズ
が非連結状態の時には各アドレス信号を直接出力するア
ドレス信号変換制御回路と、前記駆動制御信号発生部か
ら出力された前記反転信号及び前記アドレス信号変換制
御回路から夫々出力された信号によりデータリペアー制
御信号を発生して出力するデータリペアー制御信号発生
部と、を備えたデータリペアー制御装置において、前記
ヒューズの連結／非連結に応じた信号を反転して第１制
御信号を発生する第１インバーター及び該第１インバー
ターから発生された第１制御信号を反転して第２制御信
号を発生する第２インバーターからなる制御信号発生手
段を備えた信号発生手段と、前記駆動制御信号発生部か
ら出力された前記駆動制御信号によりイネーブルされた
時、前記信号発生手段の制御信号発生手段から夫々出力
された第１、第２制御信号により、前記ヒューズが連結
状態の時には各アドレス信号を反転して出力し、前記ヒ
ューズが非連結状態の時には各アドレス信号を直接出力
する信号変換制御手段とを備え、信号変換制御手段は、
前記制御信号発生手段から夫々出力された第１、第２制
御信号によりスイッチングされ、入力する所定レベルの
アドレス信号を直接出力する第１信号出力部と、前記駆
動制御信号発生部から入力する前記駆動制御信号により
イネーブル時には、前記制御信号発生手段から出力され
た第１、第２制御信号により、入力する所定レベルのア
ドレス信号の反転信号を出力する第２信号出力部とを備
え、前記第２信号出力部は、ソース端子が電源電圧ライ
ンに連結されゲート端子は前記制御信号発生手段の第１
制御信号ラインに連結される第１ＰＭＯＳトランジスタ
と、相互連結されたソース端子が前記第１ＰＭＯＳトラ
ンジスタのドレイン端子に共通連結され各ゲート端子は
アドレス信号の入力ライ ンと前記駆動制御信号ラインに
夫々連結される第２、第３ＰＭＯＳトランジスタと、ド
レイン端子が前記第２、第３ＰＭＯＳトランジスタのド
レイン端子に共通連結されて出力ラインに連結されゲー
ト端子は前記第３ＰＭＯＳトランジスタのゲート端子に
連結される第１ＮＭＯＳトランジスタと、ドレイン端子
が前記第１ＮＭＯＳトランジスタのソース端子に連結さ
れゲート端子は前記第２ＰＭＯＳトランジスタのゲート
端子に連結される第２ＮＭＯＳトランジスタと、ドレイ
ン端子が前記第２ＮＭＯＳトランジスタのソース端子に
連結されゲート端子は前記制御信号発生手段の第２制御
信号ラインに連結されソース端子は接地される第３ＮＭ
ＯＳトランジスタとを備える構成とした。
項１記載の発明では、外部から入力するレベル制御信号
とヒューズの連結／非連結に応じた信号とにより、駆動
制御信号及び当該駆動制御信号に対してレベルの反転し
た反転信号を発生して夫々出力する駆動制御信号発生部
と、ヒューズの連結／非連結により不良セルの各アドレ
ス信号を記憶し、データリペアー動作の時、前記駆動制
御信号発生部から出力された前記駆動制御信号（ＤＣ
Ｓ）によりイネーブルされ、前記ヒューズが連結状態の
時には各アドレス信号を反転して出力し、前記ヒューズ
が非連結状態の時には各アドレス信号を直接出力するア
ドレス信号変換制御回路と、前記駆動制御信号発生部か
ら出力された前記反転信号及び前記アドレス信号変換制
御回路から夫々出力された信号によりデータリペアー制
御信号を発生して出力するデータリペアー制御信号発生
部と、を備えたデータリペアー制御装置において、前記
ヒューズの連結／非連結に応じた信号を反転して第１制
御信号を発生する第１インバーター及び該第１インバー
ターから発生された第１制御信号を反転して第２制御信
号を発生する第２インバーターからなる制御信号発生手
段を備えた信号発生手段と、前記駆動制御信号発生部か
ら出力された前記駆動制御信号によりイネーブルされた
時、前記信号発生手段の制御信号発生手段から夫々出力
された第１、第２制御信号により、前記ヒューズが連結
状態の時には各アドレス信号を反転して出力し、前記ヒ
ューズが非連結状態の時には各アドレス信号を直接出力
する信号変換制御手段とを備え、信号変換制御手段は、
前記制御信号発生手段から夫々出力された第１、第２制
御信号によりスイッチングされ、入力する所定レベルの
アドレス信号を直接出力する第１信号出力部と、前記駆
動制御信号発生部から入力する前記駆動制御信号により
イネーブル時には、前記制御信号発生手段から出力され
た第１、第２制御信号により、入力する所定レベルのア
ドレス信号の反転信号を出力する第２信号出力部とを備
え、前記第２信号出力部は、ソース端子が電源電圧ライ
ンに連結されゲート端子は前記制御信号発生手段の第１
制御信号ラインに連結される第１ＰＭＯＳトランジスタ
と、相互連結されたソース端子が前記第１ＰＭＯＳトラ
ンジスタのドレイン端子に共通連結され各ゲート端子は
アドレス信号の入力ライ ンと前記駆動制御信号ラインに
夫々連結される第２、第３ＰＭＯＳトランジスタと、ド
レイン端子が前記第２、第３ＰＭＯＳトランジスタのド
レイン端子に共通連結されて出力ラインに連結されゲー
ト端子は前記第３ＰＭＯＳトランジスタのゲート端子に
連結される第１ＮＭＯＳトランジスタと、ドレイン端子
が前記第１ＮＭＯＳトランジスタのソース端子に連結さ
れゲート端子は前記第２ＰＭＯＳトランジスタのゲート
端子に連結される第２ＮＭＯＳトランジスタと、ドレイ
ン端子が前記第２ＮＭＯＳトランジスタのソース端子に
連結されゲート端子は前記制御信号発生手段の第２制御
信号ラインに連結されソース端子は接地される第３ＮＭ
ＯＳトランジスタとを備える構成とした。
【００２６】かかる構成では、信号発生手段が、第１及
び第２インバーターで構成された制御信号発生手段から
ヒューズの連結／非連結に応じた第１、第２制御信号を
発生する。そして、アドレス信号変換制御回路の信号変
換制御手段は、駆動制御信号発生部から出力された前記
駆動制御信号によりアドレス信号変換制御回路がイネー
ブルされた時は、前記信号発生手段から夫々出力された
第１、第２制御信号により、前記ヒューズが連結状態の
時にはそれぞれ複数のＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタで構成した第２信号出力部により各アド
レス信号を反転して出力し、前記ヒューズが非連結状態
の時には第１信号出力部により各アドレス信号を直接出
力する。
び第２インバーターで構成された制御信号発生手段から
ヒューズの連結／非連結に応じた第１、第２制御信号を
発生する。そして、アドレス信号変換制御回路の信号変
換制御手段は、駆動制御信号発生部から出力された前記
駆動制御信号によりアドレス信号変換制御回路がイネー
ブルされた時は、前記信号発生手段から夫々出力された
第１、第２制御信号により、前記ヒューズが連結状態の
時にはそれぞれ複数のＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタで構成した第２信号出力部により各アド
レス信号を反転して出力し、前記ヒューズが非連結状態
の時には第１信号出力部により各アドレス信号を直接出
力する。
【００２７】前記信号発生手段は、具体的には請求項２
記載のように、外部から入力する前記レベル制御信号に
より前記ヒューズの連結／非連結に応じた信号のレベル
を所定レベルに安定化させるレベル安定化手段を備え、
該レベル安定化手段で安定化された信号を、前記制御信
号発生手段の第１インバーターに入力するよう構成す
る。
記載のように、外部から入力する前記レベル制御信号に
より前記ヒューズの連結／非連結に応じた信号のレベル
を所定レベルに安定化させるレベル安定化手段を備え、
該レベル安定化手段で安定化された信号を、前記制御信
号発生手段の第１インバーターに入力するよう構成す
る。
【００２８】かかる構成では、レベル安定化手段は、ヒ
ューズの連結／非連結に応じた信号のレベルを安定化さ
せる。そして、安定化した信号に基づいて制御信号発生
手段から、アドレス信号を直接出力させる又はレベル変
換させるための第１，第２制御信号が発生する。前記レ
ベル安定化手段は、具体的には請求項３記載のように、
相互連結されたドレイン端子が前記ヒューズを介して電
源電圧ラインに共通連結され、各ゲート端子は外部から
入力する前記レベル制御信号の入力ラインと前記制御信
号発生手段の第１制御信号ラインに連結され、相互連結
されたソース端子は接地される各ＮＭＯＳトランジスタ
を備えて構成される。
ューズの連結／非連結に応じた信号のレベルを安定化さ
せる。そして、安定化した信号に基づいて制御信号発生
手段から、アドレス信号を直接出力させる又はレベル変
換させるための第１，第２制御信号が発生する。前記レ
ベル安定化手段は、具体的には請求項３記載のように、
相互連結されたドレイン端子が前記ヒューズを介して電
源電圧ラインに共通連結され、各ゲート端子は外部から
入力する前記レベル制御信号の入力ラインと前記制御信
号発生手段の第１制御信号ラインに連結され、相互連結
されたソース端子は接地される各ＮＭＯＳトランジスタ
を備えて構成される。
【００２９】かかる構成では、外部から入力するレベル
制御信号のローレベル信号によって各ＮＭＯＳトランジ
スタがターンオフしてハイ信号を発生し、レベル制御信
号のハイレベル信号によってターンオンしてロー信号を
発生するようになる。
制御信号のローレベル信号によって各ＮＭＯＳトランジ
スタがターンオフしてハイ信号を発生し、レベル制御信
号のハイレベル信号によってターンオンしてロー信号を
発生するようになる。
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】請求項４の発明では、外部から入力するレ
ベル制御信号とヒューズの連結／非連結に応じた信号と
により、駆動制御信号及び当該駆動制御信号に対してレ
ベルの反転した反転信号を発生して夫々出力する駆動制
御信号発生部と、ヒューズの連結／非連結により不良セ
ルの各アドレス信号を記憶し、データリペアー動作の
時、前記駆動制御信号発生部から出力された前記駆動制
御信号によりイネーブルされ、前記ヒューズが連結状態
の時には各アドレス信号を反転して出力し、前記ヒュー
ズが非連結状態の時には各アドレス信号を直接出力する
アドレス信号変換制御回路と、前記駆動制御信号発生部
から出力された前記反転信号及び前記アドレス信号変換
制御回路から夫々出力された信号によりデータリペアー
制御信号を発生して出力するデータリペアー制御信号発
生部と、を備えたデータリペアー制御装置であって、前
記アドレス信号変換制御回路が、前記ヒューズの連結／
非連結に応じた信号を反転して第１制御信号を発生する
第１インバーター及び該第１インバーターから発生され
た第１制御信号を反転して第２制御信号を発生する第２
インバーターからなる制御信号発生手段を備えた信号発
生手段と、前記駆動制御信号発生部から出力された前記
駆動制御信号によりイネーブルされた時、前記信号発生
手段の前記制御信号発生手段から夫々出力された第１、
第２制御信号により、前記ヒューズが連結状態の時には
各アドレス信号を反転して出力し、前記ヒューズが非連
結状態の時には各アドレス信号を直接出力する信号変換
制御手段とを備え、前記信号変換制御手段は、前記駆動
制御信号発生部の駆動制御信号によりイネーブル時に
は、入力するアドレス信号のレベルを反転して出力する
ＮＡＮＤゲートからなるレベル変換部と、前記制御信号
発生手段から出力した第１、第２制御信号によりスイッ
チングされ前記レベル変換部から出力された信号を直接
又は反転して出力する第３信号出力部とを備えて構成し
た。
ベル制御信号とヒューズの連結／非連結に応じた信号と
により、駆動制御信号及び当該駆動制御信号に対してレ
ベルの反転した反転信号を発生して夫々出力する駆動制
御信号発生部と、ヒューズの連結／非連結により不良セ
ルの各アドレス信号を記憶し、データリペアー動作の
時、前記駆動制御信号発生部から出力された前記駆動制
御信号によりイネーブルされ、前記ヒューズが連結状態
の時には各アドレス信号を反転して出力し、前記ヒュー
ズが非連結状態の時には各アドレス信号を直接出力する
アドレス信号変換制御回路と、前記駆動制御信号発生部
から出力された前記反転信号及び前記アドレス信号変換
制御回路から夫々出力された信号によりデータリペアー
制御信号を発生して出力するデータリペアー制御信号発
生部と、を備えたデータリペアー制御装置であって、前
記アドレス信号変換制御回路が、前記ヒューズの連結／
非連結に応じた信号を反転して第１制御信号を発生する
第１インバーター及び該第１インバーターから発生され
た第１制御信号を反転して第２制御信号を発生する第２
インバーターからなる制御信号発生手段を備えた信号発
生手段と、前記駆動制御信号発生部から出力された前記
駆動制御信号によりイネーブルされた時、前記信号発生
手段の前記制御信号発生手段から夫々出力された第１、
第２制御信号により、前記ヒューズが連結状態の時には
各アドレス信号を反転して出力し、前記ヒューズが非連
結状態の時には各アドレス信号を直接出力する信号変換
制御手段とを備え、前記信号変換制御手段は、前記駆動
制御信号発生部の駆動制御信号によりイネーブル時に
は、入力するアドレス信号のレベルを反転して出力する
ＮＡＮＤゲートからなるレベル変換部と、前記制御信号
発生手段から出力した第１、第２制御信号によりスイッ
チングされ前記レベル変換部から出力された信号を直接
又は反転して出力する第３信号出力部とを備えて構成し
た。
【００３６】かかる構成では、信号発生手段が、第１及
び第２インバーターで構成された制御信号発生手段から
ヒューズの連結／非連結に応じた第１、第２制御信号を
発生する。そして、アドレス信号変換制御回路の信号変
換制御手段は、駆動制御信号発生部から出力された前記
駆動制御信号によりアドレス信号変換制御回路がイネー
ブルされた時は、レベル変換手段により、入力するアド
レス信号のレベルを反転して出力する。第３信号出力部
は、第１、第２制御信号によりスイッチングされ前記レ
ベル変換部から出力された信号をそのまま出力するか、
または、反転して出力する。
び第２インバーターで構成された制御信号発生手段から
ヒューズの連結／非連結に応じた第１、第２制御信号を
発生する。そして、アドレス信号変換制御回路の信号変
換制御手段は、駆動制御信号発生部から出力された前記
駆動制御信号によりアドレス信号変換制御回路がイネー
ブルされた時は、レベル変換手段により、入力するアド
レス信号のレベルを反転して出力する。第３信号出力部
は、第１、第２制御信号によりスイッチングされ前記レ
ベル変換部から出力された信号をそのまま出力するか、
または、反転して出力する。
【００３７】前記レベル安定化手段は、具体的には請求
項５のように、相互連結されたソース端子が電源電圧ラ
インに共通連結され各ゲート端子が前記レベル制御信号
の入力ラインと前記制御信号発生手段の第１制御信号出
力ラインに連結され相互連結されたドレイン端子がヒュ
ーズを介して接地される各ＰＭＯＳトランジスタと、ゲ
ート端子が前記各ＰＭＯＳトランジスタの各ドレイン端
子に共通連結されソース端子及びドレイン端子は電源電
圧ラインに共通連結されるＰＭＯＳコンデンサーと、を
備えて構成した。
項５のように、相互連結されたソース端子が電源電圧ラ
インに共通連結され各ゲート端子が前記レベル制御信号
の入力ラインと前記制御信号発生手段の第１制御信号出
力ラインに連結され相互連結されたドレイン端子がヒュ
ーズを介して接地される各ＰＭＯＳトランジスタと、ゲ
ート端子が前記各ＰＭＯＳトランジスタの各ドレイン端
子に共通連結されソース端子及びドレイン端子は電源電
圧ラインに共通連結されるＰＭＯＳコンデンサーと、を
備えて構成した。
【００３８】かかる構成では、レベル安定化部は、ヒュ
ーズの非連結時には、安定化したハイ信号を出力するよ
うになる。
ーズの非連結時には、安定化したハイ信号を出力するよ
うになる。
【００３９】
【発明の実施の形態】以下、本発明の実施の形態に対し
図面を用いて説明する。本発明に係るデータリペアー制
御装置においては、図１に示したように、外部から印加
するレベル制御信号ＬＣＳとヒューズＦ１の連結／非連
結に従う信号とにより駆動制御信号ＤＣＳ及び駆動制御
信号ＤＣＳと反転したレベルの反転信号を夫々出力する
駆動制御信号発生部１００と、該駆動制御信号発生部１
００から出力された駆動制御信号ＤＣＳによりディスエ
ーブルされ、入力するアドレス信号ＡＤＳに拘わりなく
所定レベルの信号を出力し、又は、前記駆動制御信号発
生部１００から出力された駆動制御信号ＤＣＳによりイ
ネーブルされ、前記外部から入力するレベル制御信号Ｌ
ＣＳにより、入力するアドレス信号ＡＤＳ０−ＡＤＳ６
を直接又はレベル変換して前記ディスエーブル時に出力
された信号の反転信号を出力する各アドレス信号変換制
御回路２０１〜２０７と、前記駆動制御信号発生部１０
０から出力された反転信号及び各アドレス信号変換制御
回路２０１〜２０７から夫々出力された信号によりデー
タリペアー制御信号ＤＲＣＳを発生して出力するデータ
リペアー制御信号発生部３００と、から構成されてい
る。
図面を用いて説明する。本発明に係るデータリペアー制
御装置においては、図１に示したように、外部から印加
するレベル制御信号ＬＣＳとヒューズＦ１の連結／非連
結に従う信号とにより駆動制御信号ＤＣＳ及び駆動制御
信号ＤＣＳと反転したレベルの反転信号を夫々出力する
駆動制御信号発生部１００と、該駆動制御信号発生部１
００から出力された駆動制御信号ＤＣＳによりディスエ
ーブルされ、入力するアドレス信号ＡＤＳに拘わりなく
所定レベルの信号を出力し、又は、前記駆動制御信号発
生部１００から出力された駆動制御信号ＤＣＳによりイ
ネーブルされ、前記外部から入力するレベル制御信号Ｌ
ＣＳにより、入力するアドレス信号ＡＤＳ０−ＡＤＳ６
を直接又はレベル変換して前記ディスエーブル時に出力
された信号の反転信号を出力する各アドレス信号変換制
御回路２０１〜２０７と、前記駆動制御信号発生部１０
０から出力された反転信号及び各アドレス信号変換制御
回路２０１〜２０７から夫々出力された信号によりデー
タリペアー制御信号ＤＲＣＳを発生して出力するデータ
リペアー制御信号発生部３００と、から構成されてい
る。
【００４０】且つ、前記駆動制御信号発生部１００にお
いては、外部から入力するレベル制御信号ＬＣＳにより
前記ヒューズＦ１の連結／非連結に従う信号のレベルを
安定化させる各ＮＭＯＳトランジスタＮＭ１０、ＮＭ２
０と、それらＮＭＯＳトランジスタＮＭ１０、ＮＭ２０
により安定化された信号を順次反転して出力する各イン
バーターＩ１００、Ｉ１０１と、該インバーターＩ１０
１から出力された信号を反転して駆動制御信号ＤＣＳを
出力するインバーターＩ１０２と、を備えている。
いては、外部から入力するレベル制御信号ＬＣＳにより
前記ヒューズＦ１の連結／非連結に従う信号のレベルを
安定化させる各ＮＭＯＳトランジスタＮＭ１０、ＮＭ２
０と、それらＮＭＯＳトランジスタＮＭ１０、ＮＭ２０
により安定化された信号を順次反転して出力する各イン
バーターＩ１００、Ｉ１０１と、該インバーターＩ１０
１から出力された信号を反転して駆動制御信号ＤＣＳを
出力するインバーターＩ１０２と、を備えている。
【００４１】又、前記データリペアー制御信号発生部３
００においては、各アドレス信号変換制御回路２０１〜
２０３から出力された信号を否定論理和演算するＮＯＲ
ゲートＮＲ１００と、各アドレス信号変換制御回路２０
４〜２０６から出力された信号を否定論理和演算するＮ
ＯＲゲートＮＲ１０１と、前記アドレス信号変換制御回
路２０７及び駆動制御信号発生部１００のインバーター
Ｉ１０１から夫々出力された信号を否定論理和演算する
ＮＯＲゲートＮＲ１０２と、前記ＮＯＲゲートＮＲ１０
０から出力された信号を反転するインバーターＩ１０３
と、前記ＮＯＲゲートＮＲ１０１及びＮＲ１０２から夫
々出力された信号を否定論理積演算するＮＡＮＤゲート
ＮＤ１００と、前記インバーターＩ１０３及びＮＡＮＤ
ゲートＮＤ１００から夫々出力された信号を否定論理和
演算してデータリペアー制御信号ＤＲＣＳを出力するＮ
ＯＲゲートＮＲ１０３と、を備えている。
００においては、各アドレス信号変換制御回路２０１〜
２０３から出力された信号を否定論理和演算するＮＯＲ
ゲートＮＲ１００と、各アドレス信号変換制御回路２０
４〜２０６から出力された信号を否定論理和演算するＮ
ＯＲゲートＮＲ１０１と、前記アドレス信号変換制御回
路２０７及び駆動制御信号発生部１００のインバーター
Ｉ１０１から夫々出力された信号を否定論理和演算する
ＮＯＲゲートＮＲ１０２と、前記ＮＯＲゲートＮＲ１０
０から出力された信号を反転するインバーターＩ１０３
と、前記ＮＯＲゲートＮＲ１０１及びＮＲ１０２から夫
々出力された信号を否定論理積演算するＮＡＮＤゲート
ＮＤ１００と、前記インバーターＩ１０３及びＮＡＮＤ
ゲートＮＤ１００から夫々出力された信号を否定論理和
演算してデータリペアー制御信号ＤＲＣＳを出力するＮ
ＯＲゲートＮＲ１０３と、を備えている。
【００４２】そして、本発明に係るデータリペアー制御
装置の各アドレス信号変換制御回路２０１〜２０７の第
１実施形態においては、図２に示すように、外部から入
力するレベル制御信号ＬＣＳにより、ヒューズＦ１００
の連結／非連結に従う信号のレベルを安定化させるレベ
ル安定化手段としてのレベル安定化部１２と、該レベル
安定化部１２で安定化された信号により、入力する所定
レベルのアドレス信号ＡＤＳを変換制御させるための第
１、第２制御信号ＳＷ１、ＳＷ２を夫々発生して出力す
る制御信号発生手段としての制御信号発生部２２と、該
制御信号発生部２２から出力された制御信号ＳＷ１、Ｓ
Ｗ２により所定レベルの信号を出力し、又は、前記駆動
制御信号ＤＣＳによりイネーブルされ前記制御信号発生
部２２から夫々出力された制御信号ＳＷ１、ＳＷ２によ
り、入力するアドレス信号ＡＤＳを直接又はレベル変換
して前記ディスエーブル時に出力された信号の反転信号
を出力する信号変換制御手段としての信号変換制御部３
２と、から構成されている。ここで、前記レベル安定化
部１２と制御信号発生部２２とで信号発生手段を構成す
る。
装置の各アドレス信号変換制御回路２０１〜２０７の第
１実施形態においては、図２に示すように、外部から入
力するレベル制御信号ＬＣＳにより、ヒューズＦ１００
の連結／非連結に従う信号のレベルを安定化させるレベ
ル安定化手段としてのレベル安定化部１２と、該レベル
安定化部１２で安定化された信号により、入力する所定
レベルのアドレス信号ＡＤＳを変換制御させるための第
１、第２制御信号ＳＷ１、ＳＷ２を夫々発生して出力す
る制御信号発生手段としての制御信号発生部２２と、該
制御信号発生部２２から出力された制御信号ＳＷ１、Ｓ
Ｗ２により所定レベルの信号を出力し、又は、前記駆動
制御信号ＤＣＳによりイネーブルされ前記制御信号発生
部２２から夫々出力された制御信号ＳＷ１、ＳＷ２によ
り、入力するアドレス信号ＡＤＳを直接又はレベル変換
して前記ディスエーブル時に出力された信号の反転信号
を出力する信号変換制御手段としての信号変換制御部３
２と、から構成されている。ここで、前記レベル安定化
部１２と制御信号発生部２２とで信号発生手段を構成す
る。
【００４３】且つ、前記レベル安定化部１２において
は、相互連結されたドレイン端子が前記ヒューズＦ１０
０を介して電源電圧Ｖｃｃラインに共通連結され、各ゲ
ート端子は外部から入力するレベル制御信号ＬＣＳの入
力ライン及び前記制御信号発生部２２の制御信号ＳＷ１
ラインに夫々連結され、相互連結されたソース端子は接
地されたＮＭＯＳトランジスタＮＭ１０３、ＮＭ１０４
を備えている。
は、相互連結されたドレイン端子が前記ヒューズＦ１０
０を介して電源電圧Ｖｃｃラインに共通連結され、各ゲ
ート端子は外部から入力するレベル制御信号ＬＣＳの入
力ライン及び前記制御信号発生部２２の制御信号ＳＷ１
ラインに夫々連結され、相互連結されたソース端子は接
地されたＮＭＯＳトランジスタＮＭ１０３、ＮＭ１０４
を備えている。
【００４４】又、前記制御信号発生部２２においては、
前記ヒューズＦ１００の連結／非連結に従う信号を反転
して第１制御信号ＳＷ１を出力する第１インバーターＩ
１０４と、該第１インバーターＩ１０４から出力された
制御信号ＳＷ１を反転して第２制御信号ＳＷ２を出力す
る第２インバーターＩ１０５と、を備えている。更に、
前記信号変換制御部３２においては、前記制御信号発生
部２２から夫々出力された第１、第２制御信号ＳＷ１、
ＳＷ２によりスイッチングされて入力する所定レベルの
アドレス信号ＡＤＳを出力する伝送ゲートＴＧからなる
第１信号出力部３２１と、図１に示す前記駆動制御信号
発生部１００から出力された駆動制御信号ＤＣＳにより
ディスエーブルされ前記制御信号発生部２２から出力さ
れた制御信号ＳＷ１、ＳＷ２により所定レベルの信号を
出力し、又は、前記駆動制御信号ＤＣＳによりイネーブ
ルされ前記制御信号発生部２２から出力された制御信号
ＳＷ１、ＳＷ２により、入力する所定レベルのアドレス
信号ＡＤＳの反転信号を出力する第２信号出力部３２２
と、を備えている。
前記ヒューズＦ１００の連結／非連結に従う信号を反転
して第１制御信号ＳＷ１を出力する第１インバーターＩ
１０４と、該第１インバーターＩ１０４から出力された
制御信号ＳＷ１を反転して第２制御信号ＳＷ２を出力す
る第２インバーターＩ１０５と、を備えている。更に、
前記信号変換制御部３２においては、前記制御信号発生
部２２から夫々出力された第１、第２制御信号ＳＷ１、
ＳＷ２によりスイッチングされて入力する所定レベルの
アドレス信号ＡＤＳを出力する伝送ゲートＴＧからなる
第１信号出力部３２１と、図１に示す前記駆動制御信号
発生部１００から出力された駆動制御信号ＤＣＳにより
ディスエーブルされ前記制御信号発生部２２から出力さ
れた制御信号ＳＷ１、ＳＷ２により所定レベルの信号を
出力し、又は、前記駆動制御信号ＤＣＳによりイネーブ
ルされ前記制御信号発生部２２から出力された制御信号
ＳＷ１、ＳＷ２により、入力する所定レベルのアドレス
信号ＡＤＳの反転信号を出力する第２信号出力部３２２
と、を備えている。
【００４５】そして、前記第２信号出力部３２２におい
ては、ソース端子が電源電圧Ｖｃｃに連結されゲート端
子は前記制御信号発生部２２の制御信号ＳＷ１ラインに
連結される第１ＰＭＯＳトランジスタＰＭ１００と、相
互連結されたソース端子が該第１ＰＭＯＳトランジスタ
ＰＭ１００のドレイン端子に共通連結され各ゲート端子
はアドレス信号ＡＤＳの入力ライン及び前記駆動制御信
号発生部１００の駆動制御信号ＤＣＳラインに夫々連結
された第２、第３ＰＭＯＳトランジスタＰＭ１０１、Ｐ
Ｍ１０２と、ドレイン端子が第２、第３ＰＭＯＳトラン
ジスタＰＭ１０１、ＰＭ１０２のドレイン端子に共通連
結されて出力ラインに連結されゲート端子は前記第３Ｐ
ＭＯＳトランジスタＰＭ１０２のゲート端子に連結され
た第１ＮＭＯＳトランジスタＮＭ１００と、ドレイン端
子が第１ＮＭＯＳトランジスタＮＭ１００のソース端子
に連結されゲート端子は前記第２ＰＭＯＳトランジスタ
ＰＭ１０１のゲート端子に連結された第２ＮＭＯＳトラ
ンジスタＮＭ１０１と、ドレイン端子が第２ＮＭＯＳト
ランジスタＮＭ１０１のソース端子に連結されゲート端
子は前記制御信号発生部２２の第２制御信号ＳＷ２ライ
ンに連結されソース端子は接地された第３ＮＭＯＳトラ
ンジスタＮＭ１０２と、を備えている。
ては、ソース端子が電源電圧Ｖｃｃに連結されゲート端
子は前記制御信号発生部２２の制御信号ＳＷ１ラインに
連結される第１ＰＭＯＳトランジスタＰＭ１００と、相
互連結されたソース端子が該第１ＰＭＯＳトランジスタ
ＰＭ１００のドレイン端子に共通連結され各ゲート端子
はアドレス信号ＡＤＳの入力ライン及び前記駆動制御信
号発生部１００の駆動制御信号ＤＣＳラインに夫々連結
された第２、第３ＰＭＯＳトランジスタＰＭ１０１、Ｐ
Ｍ１０２と、ドレイン端子が第２、第３ＰＭＯＳトラン
ジスタＰＭ１０１、ＰＭ１０２のドレイン端子に共通連
結されて出力ラインに連結されゲート端子は前記第３Ｐ
ＭＯＳトランジスタＰＭ１０２のゲート端子に連結され
た第１ＮＭＯＳトランジスタＮＭ１００と、ドレイン端
子が第１ＮＭＯＳトランジスタＮＭ１００のソース端子
に連結されゲート端子は前記第２ＰＭＯＳトランジスタ
ＰＭ１０１のゲート端子に連結された第２ＮＭＯＳトラ
ンジスタＮＭ１０１と、ドレイン端子が第２ＮＭＯＳト
ランジスタＮＭ１０１のソース端子に連結されゲート端
子は前記制御信号発生部２２の第２制御信号ＳＷ２ライ
ンに連結されソース端子は接地された第３ＮＭＯＳトラ
ンジスタＮＭ１０２と、を備えている。
【００４６】このように構成された本発明に係るデータ
リペアー制御装置の第１実施形態の動作を説明する。先
ず、冗長回路のデータリペアー動作をディスエーブルさ
せるように制御するため、外部制御により図１に示した
ヒューズＦ１を連結させると、駆動制御信号発生部１０
０のＮＭＯＳトランジスタＮＭ１０は、ゲート端子に外
部から印加するローレベルのレベル制御信号ＬＣＳを受
けてターンオフされ、ノードＮ１００にはハイ信号が印
加する。次いで、該ハイ信号は各インバーターＩ１０
０、Ｉ１０１、及びＩ１０２を順次通って反転されロー
レベルの駆動制御信号ＤＣＳとして出力される。
リペアー制御装置の第１実施形態の動作を説明する。先
ず、冗長回路のデータリペアー動作をディスエーブルさ
せるように制御するため、外部制御により図１に示した
ヒューズＦ１を連結させると、駆動制御信号発生部１０
０のＮＭＯＳトランジスタＮＭ１０は、ゲート端子に外
部から印加するローレベルのレベル制御信号ＬＣＳを受
けてターンオフされ、ノードＮ１００にはハイ信号が印
加する。次いで、該ハイ信号は各インバーターＩ１０
０、Ｉ１０１、及びＩ１０２を順次通って反転されロー
レベルの駆動制御信号ＤＣＳとして出力される。
【００４７】且つ、各アドレス信号変換制御回路２０１
〜２０７のヒューズＦ１００を外部制御により連結させ
ると、各レベル安定化部１２のＮＭＯＳトランジスタＮ
Ｍ１０３はゲート端子に前記外部から印加するローレベ
ルのレベル制御信号ＬＣＳによりターンオフされ、ノー
ドＮ１０１にはハイ信号が印加する。次いで、該ハイ信
号は制御信号発生部２２の第１インバーターＩ１０４を
通ってローレベルの第１制御信号ＳＷ１として出力さ
れ、第２インバーターＩ１０５を通ってハイレベルの第
２制御信号ＳＷ２として出力される。
〜２０７のヒューズＦ１００を外部制御により連結させ
ると、各レベル安定化部１２のＮＭＯＳトランジスタＮ
Ｍ１０３はゲート端子に前記外部から印加するローレベ
ルのレベル制御信号ＬＣＳによりターンオフされ、ノー
ドＮ１０１にはハイ信号が印加する。次いで、該ハイ信
号は制御信号発生部２２の第１インバーターＩ１０４を
通ってローレベルの第１制御信号ＳＷ１として出力さ
れ、第２インバーターＩ１０５を通ってハイレベルの第
２制御信号ＳＷ２として出力される。
【００４８】次いで、第２信号出力部３２２の第１ＰＭ
ＯＳトランジスタＰＭ１００はゲート端子に前記ローレ
ベルの第１制御信号ＳＷ１を受けてターンオンされ、第
３ＰＭＯＳトランジスタＰＭ１０２はゲート端子に前記
駆動制御信号発生部１００のインバーターＩ１０２から
出力されたローレベルの駆動制御信号ＤＣＳを受けてタ
ーンオンされて、出力ラインを通ってハイ信号が出力さ
れる。
ＯＳトランジスタＰＭ１００はゲート端子に前記ローレ
ベルの第１制御信号ＳＷ１を受けてターンオンされ、第
３ＰＭＯＳトランジスタＰＭ１０２はゲート端子に前記
駆動制御信号発生部１００のインバーターＩ１０２から
出力されたローレベルの駆動制御信号ＤＣＳを受けてタ
ーンオンされて、出力ラインを通ってハイ信号が出力さ
れる。
【００４９】次いで、データリペアー制御信号発生部３
００のＮＯＲゲートＮＲ１００は、第１乃至第第３入力
端子に前記各アドレス信号変換制御回路２０１〜２０３
から夫々出力したハイ信号ＯＴＳを受け否定論理和演算
してロー信号を出力し、ＮＯＲゲートＮＲ１０１は第１
乃至第３入力端子に前記各アドレス信号変換制御回路２
０４〜２０６から夫々出力したハイ信号を受け否定論理
和演算してロー信号を出力する。又、ＮＯＲゲートＮＲ
１０２は、一方側入力端子に前記アドレス信号変換制御
回路２０７から出力されたハイ信号を受け他方側入力端
子には駆動制御信号発生部１００のインバータＩ１０１
からのハイ信号を受けて否定論理和演算してロー信号を
出力する。
００のＮＯＲゲートＮＲ１００は、第１乃至第第３入力
端子に前記各アドレス信号変換制御回路２０１〜２０３
から夫々出力したハイ信号ＯＴＳを受け否定論理和演算
してロー信号を出力し、ＮＯＲゲートＮＲ１０１は第１
乃至第３入力端子に前記各アドレス信号変換制御回路２
０４〜２０６から夫々出力したハイ信号を受け否定論理
和演算してロー信号を出力する。又、ＮＯＲゲートＮＲ
１０２は、一方側入力端子に前記アドレス信号変換制御
回路２０７から出力されたハイ信号を受け他方側入力端
子には駆動制御信号発生部１００のインバータＩ１０１
からのハイ信号を受けて否定論理和演算してロー信号を
出力する。
【００５０】その後、インバーターＩ１０３は、前記Ｎ
ＯＲゲートＮＲ１００から出力されたロー信号を反転し
てハイ信号を出力し、ＮＡＮＤゲートＮＤ１００は一方
側入力端子に前記ＮＯＲゲートＮＲ１０１から出力され
たロー信号を受け他方側入力端子に前記ＮＯＲゲートＮ
Ｒ１０２から出力されたロー信号を受けて否定論理積演
算しハイ信号を出力する。
ＯＲゲートＮＲ１００から出力されたロー信号を反転し
てハイ信号を出力し、ＮＡＮＤゲートＮＤ１００は一方
側入力端子に前記ＮＯＲゲートＮＲ１０１から出力され
たロー信号を受け他方側入力端子に前記ＮＯＲゲートＮ
Ｒ１０２から出力されたロー信号を受けて否定論理積演
算しハイ信号を出力する。
【００５１】且つ、ＮＯＲゲートＮＲ１０３は、一方側
入力端子に前記インバーターＩ１０３から出力されたハ
イ信号を受け、他方側入力端子に前記ＮＡＮＤゲートＮ
Ｄ１００から出力されたハイ信号を受けて否定論理和演
算し、ローレベルのデータリペアー制御信号ＤＲＣＳを
出力する。従って、冗長回路は、前記ＮＯＲゲートＮＲ
１０３から出力されたローレベルのデータリペアー制御
信号ＤＲＣＳによりディスエーブルされるようになる。
入力端子に前記インバーターＩ１０３から出力されたハ
イ信号を受け、他方側入力端子に前記ＮＡＮＤゲートＮ
Ｄ１００から出力されたハイ信号を受けて否定論理和演
算し、ローレベルのデータリペアー制御信号ＤＲＣＳを
出力する。従って、冗長回路は、前記ＮＯＲゲートＮＲ
１０３から出力されたローレベルのデータリペアー制御
信号ＤＲＣＳによりディスエーブルされるようになる。
【００５２】一方、冗長回路のデータリペアー動作がイ
ネーブルされるように制御するため、外部制御により前
記ヒューズＦ１を非連結させると、前記駆動制御信号発
生部１００のＮＭＯＳトランジスタＮＭ１０はゲート端
子に外部から印加するハイレベルのレベル制御信号ＬＣ
Ｓを受けてターンオンされて、前記ノードＮ１００には
ロー信号（接地電圧Ｖｓｓ）が印加し、該ロー信号は前
記インバーターＩ１００、Ｉ１０１、及びＩ１０２を順
次通ってハイレベルの駆動制御信号ＤＣＳとして出力さ
れる。
ネーブルされるように制御するため、外部制御により前
記ヒューズＦ１を非連結させると、前記駆動制御信号発
生部１００のＮＭＯＳトランジスタＮＭ１０はゲート端
子に外部から印加するハイレベルのレベル制御信号ＬＣ
Ｓを受けてターンオンされて、前記ノードＮ１００には
ロー信号（接地電圧Ｖｓｓ）が印加し、該ロー信号は前
記インバーターＩ１００、Ｉ１０１、及びＩ１０２を順
次通ってハイレベルの駆動制御信号ＤＣＳとして出力さ
れる。
【００５３】この状態で、データリペアー動作がイネー
ブルされるようにデータリペアー制御信号ＤＲＣＳをハ
イレベルで出力させるには、本実施形態のアドレス信号
変換制御回路２０１〜２０７においては、ハイレベルの
アドレス信号が入力する場合にはレベル変換してローレ
ベルの信号ＯＴＳを出力し、ローレベルのアドレス信号
が入力する場合にはレベル変換せずに直接アドレス信号
を出力してローレベルの信号ＯＴＳを出力させる必要が
ある。例えば、アドレス信号変換制御回路２０１におい
て、ハイレベルのアドレス信号が入力した時にローレベ
ルの信号ＯＴＳを出力させるには、前記アドレス信号変
換制御回路２０１のヒューズＦ１００を連結する。これ
により、前記ノードＮ１０１にはハイ信号が印加し、前
記制御信号発生部２２の第１インバーターＩ１０４及び
第２インバーターＩ１０５を夫々経てローレベルの第１
制御信号ＳＷ１及びハイレベルの第２制御信号ＳＷ２が
夫々出力される。
ブルされるようにデータリペアー制御信号ＤＲＣＳをハ
イレベルで出力させるには、本実施形態のアドレス信号
変換制御回路２０１〜２０７においては、ハイレベルの
アドレス信号が入力する場合にはレベル変換してローレ
ベルの信号ＯＴＳを出力し、ローレベルのアドレス信号
が入力する場合にはレベル変換せずに直接アドレス信号
を出力してローレベルの信号ＯＴＳを出力させる必要が
ある。例えば、アドレス信号変換制御回路２０１におい
て、ハイレベルのアドレス信号が入力した時にローレベ
ルの信号ＯＴＳを出力させるには、前記アドレス信号変
換制御回路２０１のヒューズＦ１００を連結する。これ
により、前記ノードＮ１０１にはハイ信号が印加し、前
記制御信号発生部２２の第１インバーターＩ１０４及び
第２インバーターＩ１０５を夫々経てローレベルの第１
制御信号ＳＷ１及びハイレベルの第２制御信号ＳＷ２が
夫々出力される。
【００５４】次いで、前記第２信号出力部３２２の第１
ＰＭＯＳトランジスタＰＭ１００は、ゲート端子に前記
制御信号発生部２２の第１インバーターＩ１０４から出
力されたローレベルの第１制御信号ＳＷ１を受けてター
ンオンされ、第２ＰＭＯＳトランジスタＰＭ１０１及び
第１ＮＭＯＳトランジスタＮＭ１０１は各ゲート端子に
印加されるハイレベルのアドレス信号ＡＤＳを受けて夫
々ターンオフ、ターンオンされる。
ＰＭＯＳトランジスタＰＭ１００は、ゲート端子に前記
制御信号発生部２２の第１インバーターＩ１０４から出
力されたローレベルの第１制御信号ＳＷ１を受けてター
ンオンされ、第２ＰＭＯＳトランジスタＰＭ１０１及び
第１ＮＭＯＳトランジスタＮＭ１０１は各ゲート端子に
印加されるハイレベルのアドレス信号ＡＤＳを受けて夫
々ターンオフ、ターンオンされる。
【００５５】且つ、第３ＰＭＯＳトランジスタＰＭ１０
２及び第１ＮＭＯＳトランジスタＮＭ１００は、各ゲー
ト端子に前記駆動制御信号発生部１００のインバーター
Ｉ１０２から出力されたハイレベルの駆動制御信号ＤＣ
Ｓを受けて夫々ターンオフ、ターンオンされ、第３ＮＭ
ＯＳトランジスタＮＭ１０２は、ゲート端子に前記第２
制御信号ＳＷ２を受けてターンオンされるため、前記第
２信号出力部３２２はハイレベルのアドレス信号ＡＤＳ
０を反転したロー信号ＯＴＳを出力するようになる。
２及び第１ＮＭＯＳトランジスタＮＭ１００は、各ゲー
ト端子に前記駆動制御信号発生部１００のインバーター
Ｉ１０２から出力されたハイレベルの駆動制御信号ＤＣ
Ｓを受けて夫々ターンオフ、ターンオンされ、第３ＮＭ
ＯＳトランジスタＮＭ１０２は、ゲート端子に前記第２
制御信号ＳＷ２を受けてターンオンされるため、前記第
２信号出力部３２２はハイレベルのアドレス信号ＡＤＳ
０を反転したロー信号ＯＴＳを出力するようになる。
【００５６】一方、アドレス信号変換制御回路２０１に
おいて、ローレベルのアドレス信号が入力した時にロー
レベルの信号ＯＴＳを出力させるには、前記ヒューズＦ
１００を非連結とする。これにより、前記ノードＮ１０
１にはロー信号が印加し、前記制御信号発生部２２の第
１インバーターＩ１０４及び第２インバーターＩ１０５
を通って夫々ハイレベルの第１制御信号ＳＷ１及びロー
レベルの第２制御信号ＳＷ２として出力する。
おいて、ローレベルのアドレス信号が入力した時にロー
レベルの信号ＯＴＳを出力させるには、前記ヒューズＦ
１００を非連結とする。これにより、前記ノードＮ１０
１にはロー信号が印加し、前記制御信号発生部２２の第
１インバーターＩ１０４及び第２インバーターＩ１０５
を通って夫々ハイレベルの第１制御信号ＳＷ１及びロー
レベルの第２制御信号ＳＷ２として出力する。
【００５７】次いで、第１信号出力部３２１の伝送ゲー
トＴＧは、ＮＭＯＳ端子に前記インバーターＩ１０４か
ら出力されたハイレベルの第１制御信号ＳＷ1 を受け、
ＰＭＯＳ端子に前記インバーターＩ１０５から出力され
たローレベルの第２制御信号ＳＷ２を受けてターンオン
され、入力するローレベルのアドレス信号ＡＤＳ０をロ
ー信号ＯＴＳとして出力する。以上のようにして、アド
レス信号変換制御回路２０１〜２０７においては、冗長
回路のデータリペアー動作がイネーブルされるように制
御するために、データリペアー動作がイネーブルされる
アドレス信号ＡＤＳ０〜ＡＤＳ６が入力した時は、アド
レス信号ＡＤＳ０〜ＡＤＳ６のうちハイレベルのアドレ
ス信号が入力するアドレス信号変換制御回路ではヒュー
ズＦ１００を連結し、ローレベルのアドレス信号が入力
するアドレス信号変換制御回路ではヒューズＦ１００を
非連結にすれば、アドレス信号変換制御回路２０１〜２
０７の出力信号ＯＴＳがローレベルとなりデータリペア
ー制御信号ＤＲＣＳがハイレベルで出力する。
トＴＧは、ＮＭＯＳ端子に前記インバーターＩ１０４か
ら出力されたハイレベルの第１制御信号ＳＷ1 を受け、
ＰＭＯＳ端子に前記インバーターＩ１０５から出力され
たローレベルの第２制御信号ＳＷ２を受けてターンオン
され、入力するローレベルのアドレス信号ＡＤＳ０をロ
ー信号ＯＴＳとして出力する。以上のようにして、アド
レス信号変換制御回路２０１〜２０７においては、冗長
回路のデータリペアー動作がイネーブルされるように制
御するために、データリペアー動作がイネーブルされる
アドレス信号ＡＤＳ０〜ＡＤＳ６が入力した時は、アド
レス信号ＡＤＳ０〜ＡＤＳ６のうちハイレベルのアドレ
ス信号が入力するアドレス信号変換制御回路ではヒュー
ズＦ１００を連結し、ローレベルのアドレス信号が入力
するアドレス信号変換制御回路ではヒューズＦ１００を
非連結にすれば、アドレス信号変換制御回路２０１〜２
０７の出力信号ＯＴＳがローレベルとなりデータリペア
ー制御信号ＤＲＣＳがハイレベルで出力する。
【００５８】次いで、前記データリペアー制御信号発生
部３００のＮＯＲゲートＮＲ１００は、第１乃至第３入
力端子に前記アドレス信号変換制御回路２０１〜２０３
から夫々出力されたロー信号ＯＴＳを受け、否定論理和
演算してハイ信号を出力し、該出力されたハイ信号はイ
ンバーターＩ１０３を通ってロー信号に出力される。且
つ、ＮＯＲゲートＮＲ１０１は、第１乃至第３入力端子
に前記アドレス信号変換制御回路２０４〜２０６から夫
々出力されたロー信号を受け否定論理和してハイ信号を
出力する。又、前記ＮＯＲゲートＮＲ１０２は、一方側
入力端子に前記アドレス信号変換制御回路２０７から出
力されたロー信号を受け、他方側入力端子に前記駆動制
御信号発生部１００のインバーターＩ１０１から出力さ
れたロー信号を受けて否定論理和演算しハイ信号を出力
する。
部３００のＮＯＲゲートＮＲ１００は、第１乃至第３入
力端子に前記アドレス信号変換制御回路２０１〜２０３
から夫々出力されたロー信号ＯＴＳを受け、否定論理和
演算してハイ信号を出力し、該出力されたハイ信号はイ
ンバーターＩ１０３を通ってロー信号に出力される。且
つ、ＮＯＲゲートＮＲ１０１は、第１乃至第３入力端子
に前記アドレス信号変換制御回路２０４〜２０６から夫
々出力されたロー信号を受け否定論理和してハイ信号を
出力する。又、前記ＮＯＲゲートＮＲ１０２は、一方側
入力端子に前記アドレス信号変換制御回路２０７から出
力されたロー信号を受け、他方側入力端子に前記駆動制
御信号発生部１００のインバーターＩ１０１から出力さ
れたロー信号を受けて否定論理和演算しハイ信号を出力
する。
【００５９】その後、前記ＮＡＮＤゲートＮＤ１００
は、一方側及び他方側の入力端子に前記ＮＯＲゲートＮ
Ｒ１０１、ＮＲ１０２から出力されたハイ信号を夫々受
け否定論理積演算してロー信号を出力し、前記ＮＯＲゲ
ート１０３は、一方側入力端子に前記インバーターＩ１
０３から出力されたロー信号を受け、他方側入力端子に
前記ＮＡＮＤゲート１００から出力されたロー信号を受
けて否定論理和演算しハイレベルのデータリペアー制御
信号ＤＲＣＳを出力する。
は、一方側及び他方側の入力端子に前記ＮＯＲゲートＮ
Ｒ１０１、ＮＲ１０２から出力されたハイ信号を夫々受
け否定論理積演算してロー信号を出力し、前記ＮＯＲゲ
ート１０３は、一方側入力端子に前記インバーターＩ１
０３から出力されたロー信号を受け、他方側入力端子に
前記ＮＡＮＤゲート１００から出力されたロー信号を受
けて否定論理和演算しハイレベルのデータリペアー制御
信号ＤＲＣＳを出力する。
【００６０】従って、冗長回路は、該ＮＯＲゲートＮＲ
１０３から出力されたハイレベルのデータリペアー制御
信号ＤＲＣＳによりイネーブルされデータリペアー動作
を行うようになる。即ち、冗長回路のデータリペアー動
作がイネーブルされるように制御するため、ローレベル
のアドレス信号ＡＤＳによりローレベルの信号ＯＴＳを
出力させるときは前記ヒューズＦ１００を非連結にすれ
ば良い。
１０３から出力されたハイレベルのデータリペアー制御
信号ＤＲＣＳによりイネーブルされデータリペアー動作
を行うようになる。即ち、冗長回路のデータリペアー動
作がイネーブルされるように制御するため、ローレベル
のアドレス信号ＡＤＳによりローレベルの信号ＯＴＳを
出力させるときは前記ヒューズＦ１００を非連結にすれ
ば良い。
【００６１】次に、本発明の第２実施形態について説明
する。本発明の第２実施形態のデータリペアー制御装置
の各アドレス信号変換制御回路においては、図３に示す
ように、外部から入力するレベル制御信号ＬＣＳにより
ヒューズＦ２００の非連結時の出力信号のレベルを安定
化させるレベル安定化手段としてレベル安定化部１２’
と、前記ヒューズＦ２００の連結／非連結に従いレベル
安定化部１２’の出力信号により第１、第２制御信号Ｓ
Ｗ１１、ＳＷ２２を発生して夫々出力する制御信号発生
手段としての制御信号発生部２２’と、図１の前記駆動
制御信号発生部１００から出力された駆動制御信号ＤＣ
Ｓによりディスエーブルされ前記制御信号発生部２２’
から出力された制御信号ＳＷ１１、ＳＷ２２により所定
レベルの信号を出力し、又は、前記駆動制御信号ＤＣＳ
によりイネーブルされ、前記制御信号ＳＷ１１、ＳＷ２
２により、入力するアドレス信号ＡＤＳのレベル状態に
応じて直接又はレベル変換して前記ディスエーブル時出
力された信号の反転信号を出力する信号変換制御手段と
しての信号変換制御部３２’と、を備えている。
する。本発明の第２実施形態のデータリペアー制御装置
の各アドレス信号変換制御回路においては、図３に示す
ように、外部から入力するレベル制御信号ＬＣＳにより
ヒューズＦ２００の非連結時の出力信号のレベルを安定
化させるレベル安定化手段としてレベル安定化部１２’
と、前記ヒューズＦ２００の連結／非連結に従いレベル
安定化部１２’の出力信号により第１、第２制御信号Ｓ
Ｗ１１、ＳＷ２２を発生して夫々出力する制御信号発生
手段としての制御信号発生部２２’と、図１の前記駆動
制御信号発生部１００から出力された駆動制御信号ＤＣ
Ｓによりディスエーブルされ前記制御信号発生部２２’
から出力された制御信号ＳＷ１１、ＳＷ２２により所定
レベルの信号を出力し、又は、前記駆動制御信号ＤＣＳ
によりイネーブルされ、前記制御信号ＳＷ１１、ＳＷ２
２により、入力するアドレス信号ＡＤＳのレベル状態に
応じて直接又はレベル変換して前記ディスエーブル時出
力された信号の反転信号を出力する信号変換制御手段と
しての信号変換制御部３２’と、を備えている。
【００６２】且つ、前記レベル安定化部１２’において
は、相互連結されたソース端子が電源電圧Ｖｃｃ端子に
共通連結され各ゲート端子は前記レベル制御信号ＬＣＳ
の入力ラインと前記制御信号発生部２２’の第１制御信
号ＳＷ１１の出力ラインに連結され相互連結されたドレ
イン端子が前記ヒューズＦ２００を介して接地される各
ＰＭＯＳトランジスタＰＭ２００、ＰＭ２０１と、ゲー
ト端子がそれらＰＭＯＳトランジスタ２００、ＰＭ２０
１のドレイン端子に共通連結され相互連結されたソース
端子及びドレイン端子は電源電圧Ｖｃｃに共通連結され
るＰＭＯＳコンデンサーＭＣ２００と、を備えている。
は、相互連結されたソース端子が電源電圧Ｖｃｃ端子に
共通連結され各ゲート端子は前記レベル制御信号ＬＣＳ
の入力ラインと前記制御信号発生部２２’の第１制御信
号ＳＷ１１の出力ラインに連結され相互連結されたドレ
イン端子が前記ヒューズＦ２００を介して接地される各
ＰＭＯＳトランジスタＰＭ２００、ＰＭ２０１と、ゲー
ト端子がそれらＰＭＯＳトランジスタ２００、ＰＭ２０
１のドレイン端子に共通連結され相互連結されたソース
端子及びドレイン端子は電源電圧Ｖｃｃに共通連結され
るＰＭＯＳコンデンサーＭＣ２００と、を備えている。
【００６３】又、前記制御信号発生部２２’において
は、前記レベル安定化部１２’により安定化された信号
を反転して第１制御信号ＳＷ１１を出力するインバータ
ーＩ２００と、該インバーターＩ２００から出力された
第１制御信号ＳＷ１１を反転して第２制御信号ＳＷ２２
を出力するインバーターＩ２０１と、を備えている。更
に、前記信号変換制御部３２’においては、前記駆動制
御信号発生部１００から出力された駆動制御信号ＤＣＳ
より、入力するアドレス信号ＡＤＳに拘わりなく所定レ
ベルの信号を出力し、又は、前記駆動制御信号ＤＣＳに
より、入力するアドレス信号ＡＤＳのレベルを反転して
出力するＮＡＮＤゲートＮＤ２００からなるレベル変換
部２００と、前記制御信号発生部２２’から出力された
制御信号ＳＷ１１、ＳＷ２２によりスイッチングされ前
記レベル変換部２００から出力された信号を出力し又は
該反転信号を出力する第３信号出力部２１０と、を備え
ている。
は、前記レベル安定化部１２’により安定化された信号
を反転して第１制御信号ＳＷ１１を出力するインバータ
ーＩ２００と、該インバーターＩ２００から出力された
第１制御信号ＳＷ１１を反転して第２制御信号ＳＷ２２
を出力するインバーターＩ２０１と、を備えている。更
に、前記信号変換制御部３２’においては、前記駆動制
御信号発生部１００から出力された駆動制御信号ＤＣＳ
より、入力するアドレス信号ＡＤＳに拘わりなく所定レ
ベルの信号を出力し、又は、前記駆動制御信号ＤＣＳに
より、入力するアドレス信号ＡＤＳのレベルを反転して
出力するＮＡＮＤゲートＮＤ２００からなるレベル変換
部２００と、前記制御信号発生部２２’から出力された
制御信号ＳＷ１１、ＳＷ２２によりスイッチングされ前
記レベル変換部２００から出力された信号を出力し又は
該反転信号を出力する第３信号出力部２１０と、を備え
ている。
【００６４】そして、該第３信号出力部２１０において
は、前記制御信号発生部２２’の各インバーターＩ２０
０、Ｉ２０１から夫々出力された制御信号ＳＷ１１、Ｓ
Ｗ２２によりスイッチングされ前記レベル変換部２００
から出力された信号を出力する伝送ゲートＴＧ２００
と、それらインバーターＩ２００、Ｉ２０１から夫々出
力された制御信号ＳＷ１１、ＳＷ２２によりスイッチン
グされインバーターＩ２０２を経た前記レベル変換部２
００の出力信号の反転信号を出力する伝送ゲートＴＧ２
０１と、を備えている。
は、前記制御信号発生部２２’の各インバーターＩ２０
０、Ｉ２０１から夫々出力された制御信号ＳＷ１１、Ｓ
Ｗ２２によりスイッチングされ前記レベル変換部２００
から出力された信号を出力する伝送ゲートＴＧ２００
と、それらインバーターＩ２００、Ｉ２０１から夫々出
力された制御信号ＳＷ１１、ＳＷ２２によりスイッチン
グされインバーターＩ２０２を経た前記レベル変換部２
００の出力信号の反転信号を出力する伝送ゲートＴＧ２
０１と、を備えている。
【００６５】このように構成された本発明の第２実施形
態に係るアドレス信号変換制御回路の動作を説明する。
先ず、冗長回路のデータリペアー動作がディスエーブル
されるように制御するため、前述したように、外部制御
により図１に示したヒューズＦ１を連結させると、駆動
制御信号発生部１００からローレベルの駆動制御信号Ｄ
ＣＳが出力される。
態に係るアドレス信号変換制御回路の動作を説明する。
先ず、冗長回路のデータリペアー動作がディスエーブル
されるように制御するため、前述したように、外部制御
により図１に示したヒューズＦ１を連結させると、駆動
制御信号発生部１００からローレベルの駆動制御信号Ｄ
ＣＳが出力される。
【００６６】且つ、外部制御によりヒューズＦ２００を
連結させると、該ヒューズＦ２００が連結状態であるた
めノードＮ２００には接地電圧Ｖｓｓが印加されノード
Ｎ２００にはロー信号が印加される。次いで、制御信号
発生部２２’のインバーターＩ２００は、前記ノードＮ
２００のロー信号を反転してハイレベルの第１制御信号
ＳＷ１１を出力し、該出力されたハイレベルの第１制御
信号ＳＷ１１はインバーターＩ２０１を経てローレベル
の第２制御信号ＳＷ２２として出力される。
連結させると、該ヒューズＦ２００が連結状態であるた
めノードＮ２００には接地電圧Ｖｓｓが印加されノード
Ｎ２００にはロー信号が印加される。次いで、制御信号
発生部２２’のインバーターＩ２００は、前記ノードＮ
２００のロー信号を反転してハイレベルの第１制御信号
ＳＷ１１を出力し、該出力されたハイレベルの第１制御
信号ＳＷ１１はインバーターＩ２０１を経てローレベル
の第２制御信号ＳＷ２２として出力される。
【００６７】次いで、信号変換制御部３２’のレベル変
換部２００のＮＡＮＤゲートＮＤ２００は、一方側入力
端子に前記駆動制御信号発生部１００から出力されたロ
ーレベルの駆動制御信号ＤＣＳを受け、他方側入力端子
に入力するアドレス信号ＡＤＳとの否定論理積演算して
ハイ信号を出力し、前記信号出力部２１０の伝送ゲート
ＴＧ２００は、ＰＭＯＳ端子に前記インバーターＩ２０
１から出力されたローレベルの第２制御信号ＳＷ２２を
受け、ＮＭＯＳ端子に前記インバーターＩ２００から出
力されたハイレベルの第１制御信号ＳＷ１１を受けてタ
ーンオンされ、前記レベル変換部２００のＮＡＮＤゲー
トＮＤ２００からのハイ信号は出力ラインを通って出力
される。
換部２００のＮＡＮＤゲートＮＤ２００は、一方側入力
端子に前記駆動制御信号発生部１００から出力されたロ
ーレベルの駆動制御信号ＤＣＳを受け、他方側入力端子
に入力するアドレス信号ＡＤＳとの否定論理積演算して
ハイ信号を出力し、前記信号出力部２１０の伝送ゲート
ＴＧ２００は、ＰＭＯＳ端子に前記インバーターＩ２０
１から出力されたローレベルの第２制御信号ＳＷ２２を
受け、ＮＭＯＳ端子に前記インバーターＩ２００から出
力されたハイレベルの第１制御信号ＳＷ１１を受けてタ
ーンオンされ、前記レベル変換部２００のＮＡＮＤゲー
トＮＤ２００からのハイ信号は出力ラインを通って出力
される。
【００６８】一方、冗長回路のデータリペアー動作がイ
ネーブルされるように制御するため、外部制御により前
記ヒューズＦ１を非連結にさせると、前述したように、
前記駆動制御信号発生部１００からハイレベルの駆動制
御信号ＤＣＳが出力され、前記ヒューズＦ２００を外部
制御により連結させると、前述したように、前記信号出
力部２１０の伝送ゲートＴＧ２００はターンオンされ
る。次いで、前記レベル変換部２００のＮＡＮＤゲート
ＮＤ２００は、一方側入力端子にハイレベルのアドレス
信号ＡＤＳを受け、他方側入力端子に前記駆動制御信号
発生部１００から出力されたハイレベルの駆動制御信号
ＤＣＳを受けて否定論理積演算した後ロー信号を出力
し、該出力されたロー信号は前記ターンオン状態の伝送
ゲートＴＧ２００を経て出力される。
ネーブルされるように制御するため、外部制御により前
記ヒューズＦ１を非連結にさせると、前述したように、
前記駆動制御信号発生部１００からハイレベルの駆動制
御信号ＤＣＳが出力され、前記ヒューズＦ２００を外部
制御により連結させると、前述したように、前記信号出
力部２１０の伝送ゲートＴＧ２００はターンオンされ
る。次いで、前記レベル変換部２００のＮＡＮＤゲート
ＮＤ２００は、一方側入力端子にハイレベルのアドレス
信号ＡＤＳを受け、他方側入力端子に前記駆動制御信号
発生部１００から出力されたハイレベルの駆動制御信号
ＤＣＳを受けて否定論理積演算した後ロー信号を出力
し、該出力されたロー信号は前記ターンオン状態の伝送
ゲートＴＧ２００を経て出力される。
【００６９】且つ、前記ヒューズＦ２００を外部制御に
より非連結にさせると、前記ノードＮ２００にはＰＭＯ
Ｓトランジスタ各ＰＭ２００、ＰＭ２０１及びＰＭＯＳ
コンデンサーＭＣ２００によりハイ信号が印加し、該ハ
イ信号は前記インバーターＩ２００、Ｉ２０１を通って
ローレベルの制御信号ＳＷ１１及びハイレベルの制御信
号ＳＷ２２として夫々出力される。
より非連結にさせると、前記ノードＮ２００にはＰＭＯ
Ｓトランジスタ各ＰＭ２００、ＰＭ２０１及びＰＭＯＳ
コンデンサーＭＣ２００によりハイ信号が印加し、該ハ
イ信号は前記インバーターＩ２００、Ｉ２０１を通って
ローレベルの制御信号ＳＷ１１及びハイレベルの制御信
号ＳＷ２２として夫々出力される。
【００７０】従って、信号出力部２１０の伝送ゲートＴ
Ｇ２０１は、ＰＭＯＳ端子に前記インバーターＩ２００
を経て出力されたローレベルの第１制御信号ＳＷ１１を
受け、ＮＭＯＳ端子に前記インバーターＩ２０１を経て
出力されたハイレベルの第２制御信号ＳＷ２２を受けて
ターンオンされる。又、前記ＮＡＮＤゲートＮＤ２００
は、一方側入力端子にローレベルのアドレス信号ＡＤＳ
を受け、他方側入力端子に前記駆動制御信号発生部１０
０から出力されたハイレベルの駆動制御信号ＤＣＳを受
けて否定論理積演算した後ハイ信号を出力し、該ハイ信
号は前記信号出力部２０１のインバーターＩ２０２を通
ってロー信号に反転され伝送ゲートＴＧ２０１を通って
出力される。
Ｇ２０１は、ＰＭＯＳ端子に前記インバーターＩ２００
を経て出力されたローレベルの第１制御信号ＳＷ１１を
受け、ＮＭＯＳ端子に前記インバーターＩ２０１を経て
出力されたハイレベルの第２制御信号ＳＷ２２を受けて
ターンオンされる。又、前記ＮＡＮＤゲートＮＤ２００
は、一方側入力端子にローレベルのアドレス信号ＡＤＳ
を受け、他方側入力端子に前記駆動制御信号発生部１０
０から出力されたハイレベルの駆動制御信号ＤＣＳを受
けて否定論理積演算した後ハイ信号を出力し、該ハイ信
号は前記信号出力部２０１のインバーターＩ２０２を通
ってロー信号に反転され伝送ゲートＴＧ２０１を通って
出力される。
【００７１】従って、図１の前記データリペアー制御信
号発生部３００は、前述したように、前記アドレス信号
変換制御回路２０１ー２０７から夫々出力されたロー信
号を受けてハイレベルのデータリペアー制御信号ＤＲＣ
Ｓを発生し冗長回路をイネーブルさせる。即ち、冗長回
路のデータリペアー動作をイネーブルさせるため前記ヒ
ューズＦ２００を連結させると、ハイレベルのアドレス
信号ＡＤＳが変換制御され、前記ヒューズＦ２００を非
連結にさせると、ローレベルのアドレス信号ＡＤＳが直
接出力されるようになる。
号発生部３００は、前述したように、前記アドレス信号
変換制御回路２０１ー２０７から夫々出力されたロー信
号を受けてハイレベルのデータリペアー制御信号ＤＲＣ
Ｓを発生し冗長回路をイネーブルさせる。即ち、冗長回
路のデータリペアー動作をイネーブルさせるため前記ヒ
ューズＦ２００を連結させると、ハイレベルのアドレス
信号ＡＤＳが変換制御され、前記ヒューズＦ２００を非
連結にさせると、ローレベルのアドレス信号ＡＤＳが直
接出力されるようになる。
【００７２】
【発明の効果】以上説明したように、請求項１〜５記載
の発明によれば、冗長回路のデータリペアー動作をディ
スエーブルさせるように制御するとき、入力する所定レ
ベルのアドレス信号に拘わりなく外部制御信号によりデ
ィスエーブルされるようになっているため、イネーブル
時に消費される電流を減少し得るという効果がある。
の発明によれば、冗長回路のデータリペアー動作をディ
スエーブルさせるように制御するとき、入力する所定レ
ベルのアドレス信号に拘わりなく外部制御信号によりデ
ィスエーブルされるようになっているため、イネーブル
時に消費される電流を減少し得るという効果がある。
【００７３】また、多くても１つのヒューズを用いてア
ドレス信号を変換制御するようになっているため回路の
容積が減少し、ヒューズの非連結時にノードに印加する
所定レベルの信号を安定化させてアドレス信号変換制御
回路の動作を安定に行い得るという効果がある。
ドレス信号を変換制御するようになっているため回路の
容積が減少し、ヒューズの非連結時にノードに印加する
所定レベルの信号を安定化させてアドレス信号変換制御
回路の動作を安定に行い得るという効果がある。
【図１】本発明に係るデータリペアー制御装置の回路図
である。
である。
【図２】本発明に係るデータリペアー制御装置の第１実
施形態のアドレス信号変換制御回路を示す回路図であ
る。
施形態のアドレス信号変換制御回路を示す回路図であ
る。
【図３】本発明に係るデータリペアー制御装置の第２実
施形態のアドレス信号変換制御回路を示す回路図であ
る。
施形態のアドレス信号変換制御回路を示す回路図であ
る。
【図４】従来のデータリペアー制御装置のアドレス信号
変換制御回路の１例を示した図である。
変換制御回路の１例を示した図である。
【図５】従来のデータリペアー制御装置のアドレス信号
変換制御回路の他の例を示した図である。
変換制御回路の他の例を示した図である。
１２、１２’ レベル安定化部 ２２、２２’ 制御信号発生部 ３２、３２’ 信号変換制御部 １００ 駆動制御信号発生部 ２００ レベル変換部 ２０１〜２０７ アドレス信号変換制御回路 ２１０、３２１、３２２ 信号出力部 ３００ リペアー制御信号発生部 ＮＭ１０、ＮＭ２０、ＮＭ１００〜１０４ ＮＭＯＳ
トランジスタ ＰＭ１００〜１０２、ＰＭ２００、ＰＭ２０１ ＰＭ
ＯＳトランジスタ Ｉ１００、Ｉ１０１、Ｉ１０４、１０５、Ｉ２００〜２
０２ インバーター ＭＣ２００ ＰＭＯＳコンデンサー ＤＣＳ 駆動制御信号 ＡＤＳ０〜ＡＤＳ６ アドレス信号
トランジスタ ＰＭ１００〜１０２、ＰＭ２００、ＰＭ２０１ ＰＭ
ＯＳトランジスタ Ｉ１００、Ｉ１０１、Ｉ１０４、１０５、Ｉ２００〜２
０２ インバーター ＭＣ２００ ＰＭＯＳコンデンサー ＤＣＳ 駆動制御信号 ＡＤＳ０〜ＡＤＳ６ アドレス信号
フロントページの続き (56)参考文献 特開 平１−184796（ＪＰ，Ａ) 特開 昭63−300500（ＪＰ，Ａ) 特開 昭64−67798（ＪＰ，Ａ) 特開 平２−161698（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00
Claims (5)
- 【請求項１】外部から入力するレベル制御信号（ＬＣ
Ｓ）とヒューズ（Ｆ１）の連結／非連結に応じた信号と
により、駆動制御信号（ＤＣＳ）及び当該駆動制御信号
（ＤＣＳ）に対してレベルの反転した反転信号を発生し
て夫々出力する駆動制御信号発生部（１００）と、 ヒューズ（Ｆ１００）の連結／非連結により不良セルの
各アドレス信号（ＡＤＳ０〜ＡＤＳ６）を記憶し、デー
タリペアー動作の時、前記駆動制御信号発生部（１０
０）から出力された前記駆動制御信号（ＤＣＳ）により
イネーブルされ、前記ヒューズ（Ｆ１００）が連結状態
の時には各アドレス信号（ＡＤＳ０〜ＡＤＳ６）を反転
して出力し、前記ヒューズ（Ｆ１００）が非連結状態の
時には各アドレス信号（ＡＤＳ０〜ＡＤＳ６）を直接出
力するアドレス信号変換制御回路（２０１〜２０７）
と、 前記駆動制御信号発生部（１００）から出力された前記
反転信号及び前記アドレス信号変換制御回路（２０１〜
２０７）から夫々出力された信号によりデータリペアー
制御信号（ＤＲＣＳ）を発生して出力するデータリペア
ー制御信号発生部（３００）と、 を備えたデータリペアー制御装置であって、 前記アドレス信号変換制御回路（２０１〜２０７）が、 前記ヒューズ（Ｆ１００）の連結／非連結に応じた信号
を反転して第１制御信号（ＳＷ１）を発生する第１イン
バーター（Ｉ１０４）及び該第１インバーター（Ｉ１０
４）から発生された第１制御信号（ＳＷ１）を反転して
第２制御信号（ＳＷ２）を発生する第２インバーター
（Ｉ１０５）からなる制御信号発生手段（２２）を備え
た信号発生手段（１２、２２）と、 前記駆動制御信号発生部（１００）から出力された前記
駆動制御信号（ＤＣＳ）によりイネーブルされた時、前
記信号発生手段（１２、２２）の前記制御信号発生手段
（２２）から夫々出力された第１、第２制御信号（ＳＷ
１、ＳＷ２）により、前記ヒューズ（Ｆ１００）が連結
状態の時には各アドレス信号（ＡＤＳ０〜ＡＤＳ６）を
反転して出力し、前記ヒューズ（Ｆ１００）が非連結状
態の時には各アドレス信号（ＡＤＳ０〜ＡＤＳ６）を直
接出力する信号変換制御手段（３ ２）とを備え、 前記信号変換制御手段（３２）は、前記制御信号発生手
段（２２）から夫々出力された第１、第２制御信号（Ｓ
Ｗ１、ＳＷ２）によりスイッチングされ、入力する所定
レベルのアドレス信号を直接出力する第１信号出力部
（３２１）と、 前記駆動制御信号発生部（１００）から入力する前記駆
動制御信号（ＤＣＳ）によりイネーブル時には、前記制
御信号発生手段（２２）から出力された第１、第２制御
信号（ＳＷ１、ＳＷ２）により、入力する所定レベルの
アドレス信号の反転信号を出力する第２信号出力部（３
２２）と、 を備え、 前記第２信号出力部（３２２）は、ソース端子が電源電
圧ラインに連結されゲート端子は前記制御信号発生手段
（２２）の第１制御信号ラインに連結される第１ＰＭＯ
Ｓトランジスタ（ＰＭ１００）と、 相互連結されたソース端子が前記第１ＰＭＯＳトランジ
スタ（ＰＭ１００）のドレイン端子に共通連結され各ゲ
ート端子はアドレス信号の入力ラインと前記駆動制御信
号ラインに夫々連結される第２、第３ＰＭＯＳトランジ
スタ（ＰＭ１０１、ＰＭ１０２）と、 ドレイン端子が前記第２、第３ＰＭＯＳトランジスタ
（ＰＭ１０１、ＰＭ１０２）のドレイン端子に共通連結
されて出力ラインに連結されゲート端子は前記第３ＰＭ
ＯＳトランジスタ（ＰＭ１０２）のゲート端子に連結さ
れる第１ＮＭＯＳトランジスタ（ＮＭ１００）と、 ドレイン端子が前記第１ＮＭＯＳトランジスタ（ＮＭ１
００）のソース端子に連結されゲート端子は前記第２Ｐ
ＭＯＳトランジスタ（ＰＭ１０１）のゲート端子に連結
される第２ＮＭＯＳトランジスタ（ＮＭ１０１）と、 ドレイン端子が前記第２ＮＭＯＳトランジスタ（ＮＭ１
０１）のソース端子に連結されゲート端子は前記制御信
号発生手段（２２）の第２制御信号ラインに連結されソ
ース端子は接地される第３ＮＭＯＳトランジスタ（ＮＭ
１０２）と、 を備えたデータリペアー制御装置。 - 【請求項２】前記信号発生手段は、外部から入力する前
記レベル制御信号（ＬＣＳ）により前記ヒューズ（Ｆ１
００）の連結／非連結に応じた信号のレベルを所定レベ
ルに安定化させるレベル安定化手段（１２）を備え、該
レベル安定化手段（１２）で安定化された信号を、前記
制御信号発生手段（２２）の第１インバーター（Ｉ１０
４）に入力する構成とした請求項１記載のデータリペア
ー制御装置。 - 【請求項３】前記レベル安定化手段（１２）は、相互連
結されたドレイン端子が前記ヒューズ（Ｆ１００）を介
して電源電圧ラインに共通連結され、各ゲート端子は外
部から入力する前記レベル制御信号の入力ラインと前記
制御信号発生手段（２２）の第１制御信号ラインに連結
され、相互連結されたソース端子は接地される各ＮＭＯ
Ｓトランジスタ（ＮＭ１０３、ＮＭ１０４）を備えた請
求項２記載のデータリペアー制御装置。 - 【請求項４】外部から入力するレベル制御信号（ＬＣ
Ｓ）とヒューズ（Ｆ１）の連結／非連結に応じた信号と
により、駆動制御信号（ＤＣＳ）及び当該駆動制御信号
（ＤＣＳ）に対してレベルの反転した反転信号を発生し
て夫々出力する駆動制御信号発生部（１００）と、 ヒューズ（Ｆ２００）の連結／非連結により不良セルの
各アドレス信号（ＡＤＳ０〜ＡＤＳ６）を記憶し、デー
タリペアー動作の時、前記駆動制御信号発生部（１０
０）から出力された前記駆動制御信号（ＤＣＳ）により
イネーブルされ、前記ヒューズ（Ｆ２００）が連結状態
の時には各アドレス信号（ＡＤＳ０〜ＡＤＳ６）を反転
して出力し、前記ヒューズ（Ｆ２００）が非連結状態の
時には各アドレス信号（ＡＤＳ０〜ＡＤＳ６）を直接出
力するアドレス信号変換制御回路（２０１〜２０７）
と、 前記駆動制御信号発生部（１００）から出力された前記
反転信号及び前記アドレス信号変換制御回路（２０１〜
２０７）から夫々出力された信号によりデータリペアー
制御信号（ＤＲＣＳ）を発生して出力するデータリペア
ー制御信号発生部（３００）と、 を備えたデータリペアー制御装置であって、 前記アドレス信号変換制御回路（２０１〜２０７）が、 前記ヒューズ（Ｆ２００）の連結／非連結に応じた信号
を反転して第１制御信号（ＳＷ１１）を発生する第１イ
ンバーター（Ｉ２００）及び該第１インバータ ー（Ｉ２
００）から発生された第１制御信号（ＳＷ１１）を反転
して第２制御信号（ＳＷ２２）を発生する第２インバー
ター（Ｉ２０１）からなる制御信号発生手段（２２′）
を備えた信号発生手段（１２′、２２′）と、 前記駆動制御信号発生部（１００）から出力された前記
駆動制御信号（ＤＣＳ）によりイネーブルされた時、前
記信号発生手段（１２′、２２′）の前記制御信号発生
手段（２２′）から夫々出力された第１、第２制御信号
（ＳＷ１１、ＳＷ２２）により、前記ヒューズ（Ｆ２０
０）が連結状態の時には各アドレス信号（ＡＤＳ０〜Ａ
ＤＳ６）を反転して出力し、前記ヒューズ（Ｆ２００）
が非連結状態の時には各アドレス信号（ＡＤＳ０〜ＡＤ
Ｓ６）を直接出力する信号変換制御手段（３２′）とを
備え、 前記信号変換制御手段（３２′）は、前記駆動制御信号
発生部（１００）の駆動制御信号（ＤＣＳ）によりイネ
ーブル時には、入力するアドレス信号のレベルを反転し
て出力するＮＡＮＤゲートからなるレベル変換部（２０
０）と、 前記制御信号発生手段（２２′）から出力した第１、第
２制御信号（ＳＷ１１、ＳＷ２２）によりスイッチング
され前記レベル変換部（２００）から出力された信号を
直接又は反転して出力する第３信号出力部（２１０）
と、 を備えた データリペアー制御装置。 - 【請求項５】 前記レベル安定化手段（１２′）は、相互
連結されたソース端子が電源電圧ラインに共通連結され
各ゲート端子が前記レベル制御信号（ＬＣＳ）の入力ラ
インと前記制御信号発生手段（２２′）の第１制御信号
出力ラインに連結され相互連結されたドレイン端子がヒ
ューズ（Ｆ２００）を介して接地される各ＰＭＯＳトラ
ンジスタ（ＰＭ２００、ＰＭ２０１）と、 ゲート端子が前記各ＰＭＯＳトランジスタ（ＰＭ２０
０、ＰＭ２０１）の各ドレイン端子に共通連結されソー
ス端子及びドレイン端子は電源電圧ラインに共通連結さ
れるＰＭＯＳコンデンサー（ＭＣ２００）と、 を備えた請求項４記載のデータリペアー制御装置。
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