JP4460961B2 - 半導体素子のリダンダンシ入出力ヒューズ回路 - Google Patents

Description

本発明は、半導体素子のリダンダンシ入出力ヒューズ回路に関し、特に、半導体回路で用いられるリダンダンシの入出力ヒューズで発生する信号遅延(Ｓｉｇｎａｌ Ｄｅｌａｙ)を解決するためのリダンダンシ入出力ヒューズ回路に関する。

通常、半導体回路はヒューズを用いてリダンダンシブロック内でリペアしようとする入出力(Ｉｎｐｕｔ/Ｏｕｔｐｕｔ；以下、ＩＯという)の情報を制御する。一般に、チップ動作はｘ８及びｘ１６で動作するので、1つのリペアラインに対して４つのＩＯヒューズボックスが必要となり、１つのリペアヒューズボックスにはローとハイのための２つのヒューズが用いられる。

図１Ａは従来のリダンダンシ入出力ヒューズの回路図である。

図１Ｂは所定のヒューズが切断された図１のＡ領域の回路図である。

図１Ａ及び図１Ｂを参照すると、従来のリダンダンシ入出力ヒューズ回路は外部のリペア信号ＲＥＰとヒューズの切断状態（切断されているかいないかの状態）によって所定の論理信号（ハイまたはローを呈する信号）を出力する第１ないし第４ヒューズ部(ＦＢ１ないしＦＢ４)と、外部の入出力バスＩＯＢＵＳと第１ないし第４ヒューズ部(ＦＢ１ないしＦＢ４)との間に接続され、外部のリペア信号ＲＥＰによって入出力情報信号を入出力バスＩＯＢＵＳに伝送する第１ないし第４ＮＭＯＳトランジスタ(Ｎ１ないしＮ４)とを備える。

第１ヒューズ部ＦＢ１は外部のリペア信号ＲＥＰの入力端と第１ＮＭＯＳトランジスタＮ1のドレイン端子に接続された第１ヒューズＦ１と、接地電源Ｖｓｓと第１ＮＭＯＳトランジスタＮ1のドレイン端子に接続された第２ヒューズＦ２とから構成される。以下、第２ないし第４ヒューズ部(ＦＢ２ないしＦＢ４)は上述した第１ヒューズ部ＦＢ１とその構成が同一であるため、省略する。

上述した構成を有する従来のリダンダンシ入出力ヒューズ回路の動作は、次のようである。まず、所定のテストを経てチップセットの欠陥を解決する。このとき、前記第１ないし第４ヒューズ部(ＦＢ１ないしＦＢ４)内の第１または第２ヒューズ(F１またはF２)のうちの何れかを切断する。例えば、ＩＯ<９>をリペアしようとする場合、第１及び第４ヒューズ部(ＦＢ１及びＦＢ２)それぞれの第２ヒューズＦ２を切断し、第２及び第３ヒューズ部(ＦＢ２及びＦＢ３)それぞれの第１ヒューズＦ１を切断して、入出力バスＩＯＢＵＳ<０:３>の出力が「１００１」となるようにする。

したがって、リペア信号ＲＥＰが論理ハイになると、第１ないし第４ＮＭＯＳトランジスタ(Ｎ１ないしＮ４)がターンオンされ、第１ないし第４ヒューズ部(ＦＢ１ないしＦＢ４)はそれぞれのヒューズの状態によってリペア信号ＲＥＰである論理ハイ信号または接地電源の論理ロー信号を出力する。第１ないし第４ヒューズ部(ＦＢ１ないしＦＢ４)の出力信号はターンオンされた第１ないし第４ＮＭＯＳトランジスタ(Ｎ１ないしＮ４)を介して入出力バスＩＯＢＵＳ<０:３>に伝送される。

しかし、図１Ｂでのように、第２ヒューズＦ２が切断され、外部のリペア信号ＲＥＰが論理ハイになって第１ＮＭＯＳトランジスタＮ1に電源電圧Ｖｃｃが印加される場合は、次のような問題点が発生する。

まず、ＮＭＯＳトランジスタによりしきい電圧Ｖｔｈだけの電圧降下(Ｖｏｌｔａｇｅ Ｄｒｏｐ)が発生する。これは入出力バスに接続されたインバータのノイズマージンの減少をもたらすため、低電圧チップ(Ｌｏｗ Ｖｏｌｔａｇｅ Ｃｈｉｐ；１.８Ｖ以下)の場合、非常に脆弱な問題点が発生する。それだけでなく、ＮＭＯＳトランジスタのバックバイアス効果によりしきい電圧が大きくなって、インバータのノイズマージンの減少をさらに進める。

また、入出力バスのバイアスが上昇するにつれ、ＮＭＯＳトランジスタは飽和モードから線形モードに変わるため、電流が減少する。これは入出力バスノードをチャージするのに多くの時間がかかることを意味するため、時間遅延が発生する。

実際に、Ｖｃｃ=１.６５Ｖ、スロースキュー(Ｓｌｏｗ Ｓｋｅｗ)及び9０℃の温度条件下で図２の回路によるシミュレーションの結果、入出力バス信号がローからハイに変わるのに１０ｎｓ程度の時間がかかった。また、ＮＭＯＳトランジスタのサイズを増大しても１ｎｓ内外の改善効果しか得られない。このような時間遅延は全体リ―ド/ライトタイムスペックを基準とすれば、非常に大きい値であり、チップの性能を低下させるという大きな問題となる。

本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、伝送ゲートを用いてＮＭＯＳトランジスタによるしきい電圧だけの電圧バイアスの低下や、これに伴うノイズマージンの減少を防止し、ＮＭＯＳの電流減少による時間遅延を改善できる半導体素子のリダンダンシ入出力ヒューズ回路を提供することにある。

上記目的を達成するために、本発明に係る半導体素子のリダンダンシ入出力ヒューズ回路は、複数のヒューズ部の各々が第１ヒューズ及び第２ヒューズを含んでなり、第１ヒューズの切断状態によってリペア信号を出力するかしないかを記憶し、第２ヒューズの切断状態によって接地電圧を出力するかしないかを記憶して、所定の論理信号を出力する複数のヒューズ部と、ヒューズの切断状態によって所定の論理信号を出力する複数のヒューズ部と、前記リペア信号を反転するインバータと、前記リペア信号と前記インバータにより反転されたリペア信号によって動作し、前記ヒューズ部の出力である前記所定の論理信号を入出力バスに出力する複数の伝送ゲート部とを備えることを特徴とする。

また、本発明に係る半導体素子のリダンダンシ入出力ヒューズ回路は、外部のリペア信号を反転するインバータと、切断状態によって接地電源を伝送する複数の第１ヒューズと、切断状態によって電源電圧を伝送する複数の第２ヒューズと、前記第１ヒューズと入出力バスの間に連結され、前記リペア信号と前記第１ヒューズの切断状態によって前記接地電源を入出力バスに伝送するＮＭＯＳトランジスタと、前記第２ヒューズと入出力バスの間に連結され、前記インバータの出力信号と前記第２ヒューズの切断状態によって前記電源電圧を前記入出力バスに伝送するＰＭＯＳトランジスタとを備えることを特徴とする。

本発明によれば、ＮＭＯＳトランジスタによるしきい電圧だけの電圧バイアスの低下を防止し、バックバイアス効果を低減できるという、効果を奏する。

また、本発明は入出力バスに接続されたインバータのノイズマージンが減少することを防止できる。

さらに、素子動作モードの変化に伴う電流減少による時間遅延を改善して全体的なリダンダンシ動作の速度を向上させることができる。

以下、添付する図面を参照して本発明の実施の形態をより詳細に説明する。図面において同一要素には同一符号を付している。

図２は本発明の一実施の形態に係るリダンダンシ入出力ヒューズの回路図である。

図２を参照すると、本発明の一実施の形態に係るリダンダンシ入出力ヒューズは外部のリペア信号ＲＥＰを反転するインバータI１０と、リペア信号ＲＥＰとヒューズの切断状態によって所定の論理信号を出力する第１０ないし第４０ヒューズ部(ＦＢ１０ないしＦＢ４０)と、リペア信号ＲＥＰとインバータI１０により反転されたリペア信号ＩＲＥＦによって第１０ないし第４０ヒューズ部(ＦＢ１０ないしＦＢ４０)それぞれの出力を外部入出力バスＩＯＢＵＳ<０:３>に伝送する第１０ないし第４０伝送ゲート(Ｔ１０ないしＴ４０)を備える。所定の論理信号は論理ハイまたは論理ハイを意味する。

第１０ヒューズ部ＦＢ１０は、リペア信号の入力端と第１０ヒューズ部ＦＢ１０の出力端子に接続された第１０ヒューズＦ１０と、接地電源Ｖｓｓと第１０ヒューズ部ＦＢ１０の出力端子に接続された第２０ヒューズＦ２０とを備える。第２０ないし第４０ヒューズ部(ＦＢ２０ないしＦＢ４０)は第１０ヒューズ部ＦＢ１０とその構成が同じである。このとき、第１０ヒューズＦ１０は電源電圧Ｖｃｃと第１０ヒューズ部ＦＢ１０の出力端子との間に接続されることもできる。

第１０伝送ゲートＴ１０は、第１０ヒューズ部ＦＢ１０の出力端子と入出力バスの間に接続された、リペア信号ＲＥＰによって駆動するＮＭＯＳトランジスタと反転されたリペア信号ＩＲＥＦによって駆動するＰＭＯＳトランジスタとの並列接続回路を備える。第２０ないし第４０伝送ゲート(Ｔ２０ないしＴ４０)は、第１０伝送ゲートＴ１０とその構成が同じである。

上述した構成を有する本発明の一実施の形態に係るリダンダンシ入出力ヒューズの動作を説明する。

外部のリペア信号ＲＥＰが論理ハイになると、第１０ないし第４０伝送ゲート(Ｔ１０ないしＴ４０)はターンオンされ、第１０ないし第４０ヒューズ部(Ｔ１０ないしＴ４０)内のヒューズの切断状態によって入出力バス信号ＩＯＢＵＳ<０:３>が決定される。本発明では論理ハイの場合はＰＭＯＳにより時間遅延が発生せず、論理ローの場合はＮＭＯＳにより時間遅延が発生しない。

例えば、入出力バスＩＯＢＵＳに論理ハイを伝送するためには、接地電源Ｖｓｓに接続された第２０ヒューズＦ２０を切断し、第１０ヒューズＦ１０は残す。外部のリペア信号ＲＥＰが論理ハイに印加されると、第１０伝送ゲートＴ１０のＮＭＯＳトランジスタとＰＭＯＳトランジスタがターンオンされる。したがって、第１０ヒューズ部ＦＢ１０内の第１０ヒューズＦ１０と第１０伝送ゲートＴ１０を介して論理ハイが入出力バスＩＯＢＵＳに伝送される。このとき、ＰＭＯＳは電圧が低下することなく、電源電圧をそのまま伝達するため、ノイズマージンの減少は発生しない。また、ＰＭＯＳの場合はバックバイアスの影響を受けず、常に飽和モードで作動するため、電流が減少することなく、スイッチング時間遅延が発生しない。これにより、従来のＮＭＯＳトランジスタにより発生する問題を解決できる。

一方、入出力バスＩＯＢＵＳに論理ローを伝送するためには、リペア信号の入力端(電源電圧)に接続された第１０ヒューズＦ１０を切断し、第２０ヒューズＦ２０は残す。外部のリペア信号ＲＥＰが論理ハイに印加されると、第１０伝送ゲートＴ１０のＮＭＯＳトランジスタとＰＭＯＳトランジスタがターンオンされる。したがって、第１０ヒューズ部ＦＢ１０内の第２０ヒューズＦ２０と第１０伝送ゲートＴ１０を介して論理ローが入出力バスＩＯＢＵＳに伝送される。このとき、ＰＭＯＳは接地電圧を伝送できず、バックバイアスの影響を受けるが、ＮＭＯＳは接地電圧である論理ロー信号をそのまま伝達し、バックバイアスの影響も受けないほか、飽和モードで作動するため、時間遅延が発生しない。

また、実際にＶｃｃ=１.６５Ｖ、スロースキュー及び9０℃の温度条件下で本発明の回路によるシミュレーションの結果、入出力バス信号がローからハイに変わるのに４ｎｓ程度の時間がかかった。

本発明の他の一実施の形態としては、電源電圧用ヒューズにＰＭＯＳを接続し、接地電圧用ヒューズにＮＭＯＳを接続して時間遅延を低減できる。

図３は本発明の他の実施の形態に係るリダンダンシ入出力ヒューズの回路図である。

図３を参照すると、リペア信号ＲＥＰを反転するインバータI１００と、切断状態によって接地電源Ｖｓｓを伝送する複数の第１００ヒューズＦ１００ａ〜１００ｄと、切断状態によって電源電圧Ｖｃｃを伝送する複数の第２００ヒューズＦ２００ａ〜２００ｄと、各第１００ヒューズと各入出力バスＩＯＢＵＳ<０>〜<３>の間に連結されリペア信号ＲＥＰと各第１００ヒューズの切断状態によって接地電源Ｖｓｓを各入出力バスＩＯＢＵＳ<０>〜<３>に伝送するＮＭＯＳトランジスタＮ１００ａ〜Ｎ１００ｄと、各第２００ヒューズと各入出力バスＩＯＢＵＳ<０>〜<３>の間に連結されインバータI１００の出力信号ＩＲＥＦと各第２００ヒューズの切断状態によって電源電圧Ｖｃｃを各入出力バスＩＯＢＵＳ<０>〜<３>に伝送するＰＭＯＳトランジスタＰ２００ａ〜Ｐ２００ｄとを備える。

これにより、第１００または第２００ヒューズ(Ｆ１００またはＦ２００)のうち何れかのヒューズを切断した後、リペア信号ＲＥＰが印加されると、ＮＭＯＳトランジスタとＰＭＯＳトランジスタがターンオンされて切断されないヒューズと接続された電圧状態を入出力バスＩＯＢＵＳに出力する。

一般に、チップはｘ８及びｘ１６で動作するため、１つのリペアラインには４つの入出力ヒューズが必要である。したがって、本発明の他の実施の形態の好ましいリダンダンシ入出力ヒューズは、リペア信号ＲＥＰを反転するインバータI１００と、切断状態によって接地電源Ｖｓｓを伝送する第１００ａないし第１００ｄヒューズ(Ｆ１００ａないしＦ１００ｄ)と、切断状態によって電源電圧Ｖｃｃを伝送する第２００ａないし第２００ｄヒューズ(Ｆ２００ａないしＦ２００ｄ)と、第１００ａないし第１００ｄヒューズ(Ｆ１００ａないしＦ１００ｄ)にそれぞれ接続されリペア信号ＲＥＰによって接地電源Ｖｓｓを入出力バスＩＯＢＵＳに伝送する第１００ａないし第１００ｄ ＮＭＯＳトランジスタ(Ｎ１００ａないしＮ１００ｄ)と、第２００ａないし第２００ｄヒューズ(Ｆ２００ａないしＦ２００ｄ)にそれぞれ接続されインバータI１００により反転されたリペア信号ＩＲＥＦによって電源電圧Ｖｃｃを入出力バスＩＯＢＵＳに伝送する第１００ａないし第１００ｄ ＰＭＯＳトランジスタ(Ｐ１００ａないしＰ１００ｄ)とを備える。上述した構造を有するリペアヒューズの動作は図２の回路と同じであるため、省略する。

ＮＭＯＳトランジスタのみを用いた場合、ローからハイに変わる時間を約半分程度短縮できる。本発明のリダンダンシ入出力ヒューズブロックに伝送ゲートを用いてＮＭＯＳトランジスタによるしきい電圧だけの電圧バイアスの低下や、それに伴うノイズマージンの減少を防止し、ＮＭＯＳの電流減少による時間遅延を改善できる。

尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。

従来のリダンダンシ入出力ヒューズの回路図である。 所定のヒューズが切断された図１のＡ領域の回路図である。 本発明の一実施の形態に係るリダンダンシ入出力ヒューズの回路図である。 本発明の他の一実施の形態に係るリダンダンシ入出力ヒューズの回路図である。

Claims (3)

1. 複数のヒューズ部の各々が第１ヒューズ及び第２ヒューズを備えてなり、第１ヒューズの切断状態によってリペア信号を出力するかしないかを記憶し、第２ヒューズの切断状態によって接地電圧を出力するかしないかを記憶して、所定の論理信号を出力する複数のヒューズ部と、
   前記リペア信号を反転するインバータと、
   前記リペア信号と前記インバータにより反転されたリペア信号によって動作し、前記ヒューズ部の出力である前記所定の論理信号を入出力バスに出力する複数の伝送ゲート部と
   を備えることを特徴とする半導体素子のリダンダンシ入出力ヒューズ回路。
2. 前記ヒューズ部は、
   前記リペア信号の入力端と前記ヒューズ部の出力端子に接続された第１ヒューズと、
   接地電源と前記ヒューズ部の出力端子に接続された第２ヒューズと
   を備えることを特徴とする請求項１に記載の半導体素子のリダンダンシ入出力ヒューズ回路。
3. 前記伝送ゲート部は、
   前記ヒューズ部の出力端子と前記入出力バスの間に接続された、前記リペア信号によって駆動するＮＭＯＳトランジスタと前記反転されたリペア信号によって駆動するＰＭＯＳトランジスタとの並列接続回路
   を備えることを特徴とする請求項１に記載の半導体素子のリダンダンシ入出力ヒューズ回路。

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