KR100904425B1 - 스큐 보상 회로 - Google Patents

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KR100904425B1
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • H03K5/12—Shaping pulses by steepening leading or trailing edges

Abstract

본 발명은 외부 환경 및 공정 변화에 따른 스큐 변화를 보상하기 위한 스큐 보상 회로에 관한 것으로서, 외부 전원 공급 여부와 동작 모드에 따라 경로를 선택하기 위한 제어 신호를 출력하는 제어부; 및 상기 제어 신호에 의해 정상 경로와 스큐 저감 경로 중 어느 하나가 선택되고, 입력 신호를 상기 선택된 경로를 통해 출력하는 신호 출력부;를 포함함을 특징으로 한다.

Description

스큐 보상 회로{CIRCUIT FOR COMPENSATING SKEW}
본 발명은 스큐 보상 회로에 관한 것으로서, 더욱 상세하게는 외부 환경 및 공정 변화에 따른 스큐 변화를 보상하기 위한 스큐 보상 회로에 관한 것이다.
일반적으로, 트랜지스터들을 구비하는 소정 회로의 설계에서 외부 환경 및 공정 변화에 대응하여 문턱 전압, 옥사이드 두께, 게이트, ISO, 및 액티브 저항 등이 변함에 따라 스큐가 발생하며, 이러한 외부 환경 및 공정 변화를 검증하는 작업은 무척 까다롭다.
이러한 외부 환경 및 공정 변화를 시뮬레이션으로 검증하기 위해서 'FF, FT, FS, TF, TT, TS, SF, ST, SS'와 같은 단계적인 조건이 사용되며, 'TT'를 기준으로 각 조건 간에 일정 스큐 차이를 가진다. 여기서, 'F'는 빠른 상태(fast condition), 'T'는 일반적인 상태(typical condition), 'S'는 느린 상태(slow condition)를 각각 의미한다.
일 예로, 도 1에 도시된 바와 같이, 인버터 체인(10), 낸드 게이트(NA1), 및 인버터들(INV1,INV2)을 사용하여 출력 신호 OUT를 생성하는 종래의 신호 생성 회로에서, 느린 상태로 갈수록 인버터 체인(10)에 의한 신호의 지연량이 많아진다.
즉, 도 2a와 같이 정상적인 상태에서는 입력 신호 IN1가 인버터 체인(10)을 거쳐 소정 지연되고, 입력 신호 IN2가 인버터(INV1)를 거쳐 반전된다. 그리고, 지연된 신호 IN1_DLY와 반전된 신호 IN2B가 낸드 게이트(NA1)에 의해 낸드 조합된 후, 인버터(INV1)를 거쳐 정상적인 출력 신호 OUT로 출력된다.
반면에, 도 2b와 같이 느린 상태인 경우, 인버터 체인(10)을 구성하는 트랜지스터들의 문턱 전압, 옥사이드 두께, 게이트, ISO, 및 액티브 저항 등의 변화에 의해 지연된 신호 IN1_DLY와 반전된 신호 IN2B 간의 타이밍 마진이 부족하여 출력 신호 OUT가 정상적이지 않거나 출력되지 않을 수 있다.
이러한 스큐 변화로 인한 회로의 오동작에 대하여 외부 환경 및 공정 변수를 정확히 예측할 수 있으면 큰 문제가 없으나, 예측이 불가능한 경우에는 수정(revision)이 어려운 문제점이 있다.
또한, 외부 환경 및 공정 변수를 정확히 예측하여 스큐 변화 정도를 정확히 판단하더라도, 스큐 변화가 심한 경우 이러한 스큐 변화를 보상하기 위해 회로를 추가 또는 수정하는 공정이 추가되므로, 상기 추가 공정으로 인한 시간 및 비용 낭비를 초래할 수 있는 문제점이 있다.
본 발명은 외부 환경 및 공정 변화에 따른 스큐 변화를 쉽게 보상할 수 있는 스큐 보상 회로를 제공함에 있다. 특히, 본 발명에 따른 스큐 보상 회로는 스큐 변화가 심하거나 외부 환경 및 공정 변화의 예측이 불가능할 때에 적용될 수 있다.
본 발명의 일면에 따른 스큐 보상 회로는, 외부 전원 공급 여부와 동작 모드에 따라 경로를 선택하기 위한 제어 신호를 출력하는 제어부; 및 상기 제어 신호에 의해 정상 경로와 스큐 저감 경로 중 어느 하나가 선택되고, 입력 신호를 상기 선택된 경로를 통해 출력하는 신호 출력부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 제어부는 퓨즈를 포함하며, 상기 퓨즈의 커팅 여부에 따라 상기 외부 전원 공급 여부가 결정되고, 상기 전원 공급 여부에 따라 상기 제어 신호의 상태가 결정됨이 바람직하다.
또한, 상기 제어부는 정상 모드와 테스트 모드 중 어느 하나의 진입을 제어하는 테스트 신호를 입력받으며, 상기 테스트 신호의 상태에 따라 상기 제어 신호의 상태가 결정됨이 바람직하다.
그리고, 상기 스큐 보상 신호 출력부는, 상기 제어 신호의 상태에 따라 상기 입력 신호를 상기 정상 경로와 상기 스큐 저감 경로 중 어느 하나로 전달하는 전달부; 상기 전달부에서 전달된 상기 입력 신호를 상기 정상 경로를 통해 출력하는 정상 경로부; 및 상기 전달부에서 전달된 상기 입력 신호를 상기 스큐 저감 경로를 통해 출력하는 스큐 저감 경로부;를 포함함이 바람직하다.
상기 스큐 보상 신호 출력부의 구성에서, 상기 정상 경로부는 능동소자들을 통해 상기 입력 신호를 지연시켜 출력하는 제 1 지연 라인을 포함하고, 상기 스큐 저감 경로부는 수동소자들을 통해 상기 입력 신호를 지연시켜 출력하는 제 2 지연 라인을 포함함이 바람직하다.
상기 정상 경로부의 상기 제 1 지연 라인은 다수의 트랜지스터를 통하여 상기 입력 신호를 지연시킴이 바람직하며, 상기 스큐 저감 경로부의 상기 제 2 지연 라인은 다수의 저항과 다수의 캐패시터를 통하여 상기 입력 신호를 지연시킴이 바람직하다.
본 발명의 다른 일면에 따른 스큐 보상 회로는, 입력되는 신호를 정상 경로를 통해 출력하는 정상 경로부; 입력되는 신호를 스큐 저감 경로를 통해 출력하는 스큐 저감 경로부; 및 외부 전원 공급 여부와 동작 모드에 따라 입력 신호를 상기 정상 경로부와 상기 스큐 저감 경로부 중 어느 하나로 전달하는 전달 제어부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 정상 경로부는 능동소자들을 통해 상기 입력되는 신호를 지연시켜 출력하는 제 1 지연 라인을 포함하고, 상기 스큐 저감 경로부는 수동소자들을 통해 상기 입력되는 신호를 지연시켜 출력하는 제 2 지연 라인을 포함함이 바람직하다.
상기 정상 경로부의 상기 제 1 지연 라인은 다수의 트랜지스터를 통하여 상기 입력 신호를 지연시킴이 바람직하며, 상기 스큐 저감 경로부의 상기 제 2 지연 라인은 다수의 저항과 다수의 캐패시터를 통하여 상기 입력 신호를 지연시킴이 바람직하다.
그리고, 상기 전달 제어부는 상기 외부 전원 공급을 제어하는 퓨즈의 커팅 정보에 따라 상기 입력 신호를 상기 정상 경로부와 상기 스큐 저감 경로부 중 어느 하나로 전달함이 바람직하며, 또한, 상기 전달 제어부는 정상 모드와 테스트 모드 중 어느 하나의 진입에 따라 상기 입력 신호를 상기 정상 경로부와 상기 스큐 저감 경로부 중 어느 하나로 전달함이 바람직하다.
본 발명의 또 다른 일면에 따른 스큐 보상 회로는, 외부 전원 공급 여부와 동작 모드에 따라 정상 경로와 스큐 저감 경로 중 어느 하나의 경로를 선택하여 입력 신호를 상기 선택된 경로로 라우팅시키는 경로 선택부를 포함하며, 상기 정상 경로에 의한 스큐가 큰 경우 상기 스큐 저감 경로가 선택되어 상기 입력 신호가 상기 스큐 저감 경로를 통해 출력됨으로써 스큐가 보상됨을 특징으로 한다.
상기 구성에서, 상기 경로 선택부는 상기 정상 경로에 의한 스큐가 큰 경우 내부에 구비된 퓨즈의 커팅에 의해 상기 외부 전원의 공급을 중단시켜 상기 입력 신호를 상기 스큐 저감 경로로 라우팅시킴이 바람직하다. 또한, 상기 경로 선택부는 상기 정상 경로에 의한 스큐가 큰 경우 테스트 모드 진입에 대응되는 테스트 신호의 인에이블에 따라 상기 입력 신호를 상기 스큐 저감 경로로 라우팅시킴이 바람직하다.
그리고, 상기 경로 선택부는 상기 정상 경로로서 능동소자들로 이루어진 제 1 지연 라인과, 상기 스큐 저감 경로로서 수동소자들로 이루어진 제 2 지연 라인을 포함함이 바람직하다.
여기서, 상기 제 1 지연 라인은 상기 능동소자들로서 다수의 트랜지스터를 포함함이 바람직하며, 상기 제 2 지연 라인은 상기 수동소자들로서 다수의 저항과 다수의 캐패시터를 포함함이 바람직하다.
본 발명의 또 다른 일면에 따른 스큐 보상 회로는, 외부 전원 공급 여부와 동작 모드에 따라 경로를 선택하기 위한 경로 제어 신호들을 출력하는 경로 제어부; 및 상기 각 경로 제어 신호에 대응하여 정상 경로와 스큐 저감 경로를 각각 포함하며, 상기 각 경로 제어 신호에 의해 정상 경로와 스큐 저감 경로 중 어느 하나가 각각 선택되고, 입력 신호들을 상기 선택된 경로들을 통해 각각 출력하는 다수의 내부 회로;를 포함함을 특징으로 한다.
상기 구성에서, 경로 제어부는, 상기 외부 전원 공급 여부와 동작 모드에 따라 다수의 제어 신호를 생성하는 제어부; 및 상기 다수의 제어 신호를 디코딩하여 상기 경로 제어 신호들로 출력하는 디코더;를 포함함이 바람직하다.
여기서, 상기 제어부는 퓨즈를 포함하며, 상기 퓨즈의 커팅 여부에 따라 상기 외부 전원 공급 여부가 결정되고, 상기 전원 공급 여부에 따라 상기 제어 신호의 상태가 결정됨이 바람직하다.
또한, 상기 제어부는 정상 모드와 테스트 모드 중 어느 하나의 진입을 제어하는 테스트 신호를 입력받으며, 상기 테스트 신호의 상태에 따라 상기 제어 신호의 상태가 결정됨이 바람직하다.
그리고, 상기 각 내부 회로는, 상기 경로 제어 신호의 상태에 따라 상기 입 력 신호를 상기 정상 경로와 상기 스큐 저감 경로 중 어느 하나로 전달하는 전달부; 상기 전달부에서 전달된 상기 입력 신호를 상기 정상 경로를 통해 출력하는 정상 경로부; 및 상기 전달부에서 전달된 상기 입력 신호를 상기 스큐 저감 경로를 통해 출력하는 스큐 저감 경로부;를 포함함이 바람직하다.
상기 각 내부 회로의 구성에서, 상기 정상 경로부는 능동소자들을 통해 상기 입력 신호를 지연시켜 출력하는 제 1 지연 라인을 포함하고, 상기 스큐 저감 경로부는 수동소자들을 통해 상기 입력 신호를 지연시켜 출력하는 제 2 지연 라인을 포함함이 바람직하다.
상기 정상 경로부의 상기 제 1 지연 라인은 다수의 트랜지스터를 통하여 상기 입력 신호를 지연시킴이 바람직하며, 상기 스큐 저감 경로부의 상기 제 2 지연 라인은 다수의 저항과 다수의 캐패시터를 통하여 상기 입력 신호를 지연시킴이 바람직하다.
본 발명에 따른 스큐 보상 회로는 스큐 변화가 심한 회로에서 정상 경로와 스큐 저감 경로 중 어느 하나를 통해 신호를 처리하도록 제어함으로써 스큐 변화를 효과적으로 보상할 수 있는 효과가 있다.
또한, 본 발명에 따른 스큐 보상 회로는 외부 환경 및 공정 변화를 예측하기 힘든 회로에 적용되어 정상 경로와 스큐 저감 경로 중 어느 하나를 쉽게 선택할 수 있도록 구성됨으로써, 스큐 변화에 따른 수정이 유용한 효과가 있다.
아울러, 본 발명에 따른 스큐 보상 회로는 디코딩을 통해 다수의 내부 회로 의 정상 경로와 스큐 저감 경로가 각각 적절히 선택되도록 한번에 제어함으로써, 다수의 회로들에 발생하는 스큐 변화를 한번에 보상할 수 있는 효과가 있다.
본 발명은 스큐 변화 정도에 따라 소정 내부 회로의 정상 경로와 스큐 저감 경로 중 어느 하나를 적절히 선택하여 상기 선택된 경로로 신호가 통과하도록 제어함으로써, 외부 환경 및 공정 변수에 따른 스큐 변화를 보상하는 스큐 보상 회로를 개시한다.
구체적으로, 본 발명에 따른 스큐 보상 회로는 제 1 실시 예로서, 도 3에 도시된 바와 같이, 외부 전원 공급 여부와 동작 모드에 따라 경로를 선택하기 위한 제어 신호 CTRL를 출력하는 제어부(30)와, 제어 신호 CTRL에 의해 정상 경로와 스큐 저감 경로 중 어느 하나가 선택되고, 입력 신호 IN를 상기 선택된 경로를 통해 출력하는 신호 출력부를 포함하여 구성될 수 있다. 여기서, 상기 신호 출력부는 전달부(32), 정상 경로부(34), 및 스큐 저감 경로부(36)를 포함하여 구성될 수 있다.
보다 구체적으로 살펴보면, 제어부(30)는 외부로부터 소정 전원이 공급될 때 제어 신호 CTRL를 인에이블시켜 출력한다. 또한, 제어부(30)는 정상 모드가 아닌 특정 모드로 진입될 때 제어 신호 CTRL를 인에이블시켜 출력한다. 여기서, 외부로부터 소정 전원이 공급되거나 특정 모드로 진입하는 경우는 스큐가 큰 경우일 때 적용될 수 있다.
이러한 제어부(30)는 도 4에 도시된 바와 같이, 외부 전원 공급을 제어하는 퓨즈(F)의 커팅 정보 및 정상 모드와 테스트 모드 중 어느 하나의 진입에 따라 상태가 결정되는 제어 신호 CTRL를 출력하는 구성을 가질 수 있다.
즉, 제어부(30)는 외부 전원 VDD과 노드(ND_A) 사이에 연결되는 퓨즈(F), 노드(ND_A)와 접지 VSS 사이에 연결되는 모스 캐패시터(MC), 노드(ND_A)와 접지 VSS 사이에 연결되고 게이트가 인버터(INV3)의 출력단에 연결되는 풀 다운 트랜지스터(N1), 노드(ND_A)의 상태를 반전하여 출력하는 인버터(INV3), 인버터(INV3)의 출력과 테스트 신호 TM를 노아 조합하는 노아 게이트(NR), 노아 게이트(NR)의 출력을 반전하여 제어 신호 CTRL로 출력하는 인버터(INV4)를 포함한다. 여기서, 테스트 신호 TM는 정상 모드시 디스에이블되고 테스트 모드시 인에이블되는 신호이다.
도 4의 구성을 갖는 제어부(30)의 동작을 살펴보면, 외부 전원 VDD 공급이 있을 때, 즉, 퓨즈(F)가 커팅되지 않을 때 노드(ND_A)가 하이 레벨로 유지됨에 따라 제어 신호 CTRL는 테스트 신호 TM의 상태에 따라 인에이블 여부가 결정된다. 이때, 모스 캐패시터(MC)는 전원 VDD을 충전한다.
그리고, 외부 전원 VDD 공급이 없을 때, 즉, 퓨즈(F)가 커팅되면, 모스 캐패시터(MC)에 충전된 전원이 노드(ND_A)로 방전되고, 소정 시간 뒤에 인버터(INV3)와 풀 다운 트랜지스터(N1)의 래치 동작에 의해 노드(ND_A)가 로우 레벨로 유지된다. 노드(ND_A)가 로우 레벨로 유지됨에 따라 제어 신호 CTRL는 테스트 신호 TM의 상태에 관계없이 인에이블 상태로 유지된다.
한편, 테스트 모드 진입시, 즉, 테스트 신호 TM가 인에이블되면, 퓨즈(F)의 커팅 여부에 관계없이 제어 신호 CTRL는 인에이블 상태로 유지된다.
전달부(32)는 제어 신호 CTRL가 디스에이블 상태일 때 입력 신호 IN를 정상 경로부(34)로 전달하고, 제어 신호 CTRL가 인에이블 상태일 때 입력 신호 IN를 스큐 저감 경로부(36)로 전달하는 구성을 가질 수 있다.
그 실시 예로서, 전달부(32)는 도 5에 도시된 바와 같이, 제어 신호 CTRL를 반전하는 인버터(INV5), 인버터(INV5)의 출력을 반전하는 인버터(INV6), 인버터(INV5)의 출력과 인버터(INV6)의 출력에 따라 입력 신호 IN를 정상 경로부(34)의 입력단(NOR_INN)으로 전달하는 패스 게이트(PG1), 제어 신호 CTRL를 반전하는 인버터(INV7), 제어 신호 CTRL와 인버터(INV7)의 출력에 따라 입력 신호 IN를 스큐 저감 경로부(36)의 입력단(SL_INN)으로 전달하는 패스 게이트(PG2)를 포함한다.
정상 경로부(34)는 전달부(32)를 통해 입력단(NOR_INN)으로 입력 신호 IN가 전달될 때 입력 신호 IN를 정상적인 경로를 통해 출력 신호 OUT_A로 출력하고, 스큐 저감 경로부(36)는 전달부(32)를 통해 입력단(SL_INN)으로 입력 신호 IN가 전달될 때 입력 신호 IN를 스큐가 저감된 경로를 통해 출력 신호 OUT_B로 출력한다.
이러한 정상 경로부(34)는 입력 신호 IN를 지연시켜 출력 신호 OUT_A로 출력하는 지연 라인을 포함하고, 스큐 저감 경로부(36)도 정상 경로부(34)와 동일하게 입력 신호 IN를 지연시켜 출력 신호 OUT_B로 출력하는 지연 라인을 포함할 수 있다. 다만, 정상 경로부(34)에 구비되는 지연 라인은 능동 소자들로 구성될 수 있고, 스큐 저감 경로부(36)에 구비되는 지연 라인은 스큐 변화가 적은 수동 소자들로 구성될 수 있다.
그 실시 예로서, 정상 경로부(34)는 도 6에 도시된 바와 같이, 입력 신호 IN 를 지연시켜 출력 신호 OUT_A로 출력하는 인버터 체인(INV8~INV11)을 포함한다.
그리고, 도 6의 구성을 갖는 정상 경로부(34)에 대응하여 스큐 저감 경로부(36)는 도 7에 도시된 바와 같이, 입력 신호 IN를 'RC' 지연시켜 출력 신호 OUT_B로 출력하는 다수의 저항(R1~R4)과 다수의 캐패시터(C1~C4)를 포함한다.
한편, 본 발명에 따른 스큐 보상 회로는 제 2 실시 예로서, 입력 신호 IN를 정상 경로를 통해 출력하는 정상 전달 경로부, 입력 신호 IN를 스큐 저감 경로를 통해 출력하는 스큐 저감 전달 경로부, 및 외부 전원 공급 여부와 동작 모드에 따라 입력 신호 IN를 상기 정상 경로부와 상기 스큐 저감 경로부 중 어느 하나로 전달하는 전달 제어부를 포함하여 구성될 수 있다. 여기서, 상기 정상 경로부 도 3의 정상 경로부(34)에 대응될 수 있고, 상기 스큐 저감 경로부는 도 3의 스큐 저감 경로부(36)에 대응될 수 있으며, 상기 전달 제어부는 도 3의 제어부(30)와 전달부(32)를 포함한 구성에 대응될 수 있다.
그리고, 본 발명에 따른 스큐 보상 회로는 제 3 실시 예로서, 외부 전원 공급 여부와 동작 모드에 따라 정상 경로와 스큐 저감 경로 중 어느 하나의 경로를 선택하여 입력 신호 IN를 상기 선택된 경로로 라우팅시키는 경로 선택부를 포함하며, 상기 정상 경로에 의한 스큐가 큰 경우 상기 스큐 저감 경로가 선택되어 입력 신호 IN가 상기 스큐 저감 경로를 통해 출력됨으로써 스큐가 보상될 수 있다. 여기서, 상기 경로 선택부는 도 3의 제어부(30), 전달부(32), 정상 경로부(34), 및 스큐 저감 경로부(36)를 포함한 구성에 대응될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 제 1 내지 제 3 실시 예에 따른 스큐 보상 회로는 스큐 변화가 심한 회로에서 정상 경로와 스큐 저감 경로 중 어느 하나를 통해 신호를 처리하도록 제어함으로써 스큐 변화를 효과적으로 보상할 수 있는 효과가 있다. 즉, 본 발명의 제 1 내지 제 3 실시 예에 따른 스큐 보상 회로는 출력 신호의 스큐가 작은 경우에 정상 경로로 신호를 처리하고, 출력 신호의 스큐가 큰 경우에 스큐 저감 경로로 신호를 처리하도록 제어함으로써 스큐를 줄일 수 있는 효과가 있다.
특히, 본 발명의 제 1 내지 제 3 실시 예에 따른 스큐 보상 회로는 외부 환경 및 공정 변화를 예측하기 힘든 회로에 적용되어 정상 경로와 스큐 저감 경로 중 어느 하나를 쉽게 선택할 수 있도록 구성됨으로써, 스큐 변화에 따른 수정이 유용한 효과가 있다. 이러한 본 발명의 제 1 내지 제 3 실시 예에 따른 스큐 보상 회로는 대표적으로 스큐 변화가 심한 인버터 지연을 이용한 회로에 광범위하게 적용될 수 있다.
본 발명에 따른 스큐 보상 회로는 제 4 실시 예로서, 도 8에 도시된 바와 같이, 경로 제어부(80)와 다수의 내부 회로(86)를 포함한다.
경로 제어부(80)는 외부 전원 공급 여부와 동작 모드에 따라 경로를 선택하기 위한 경로 제어 신호들 CTRL_DEC<0:m>(여기서, 'm'은 'n'보다 큰 자연수)을 출력하며, 제어부(82)와 디코더(84)를 포함한다.
여기서, 제어부(82)는 외부 전원 공급 여부와 동작 모드에 따라 경로를 선택하기 위한 제어 신호들 CTRL<0:n>(여기서, 'n'은 1 이상의 자연수)을 출력한다. 여기서, 제어부(80)는 도 4와 동일한 구성을 다수 포함할 수 있으며, 상기 각 구성 에 구비되는 퓨즈와 테스트 신호 TM<0:n>에 대응하여 다수의 제어 신호 CTRL<0:n>의 상태가 결정될 수 있다.
그리고, 디코더(84)는 제어 신호들 CTRL<0:n>을 디코딩하여 다수의 경로 제어 신호 CTRL_DEC<0:m>로 출력한다.
각 내부 회로(86)는 정상 경로와 스큐 저감 경로를 포함하며, 각 경로 제어 신호 CTRL_DEC<0:m>에 응답하여 상기 정상 경로와 상기 스큐 저감 경로 중 어느 하나가 선택되고, 해당 입력 신호 IN<0:m>가 상기 선택된 경로를 통해 출력 신호 OUT_A<0:m> 또는 OUT_B<0:m>로 출력된다. 여기서, 각 내부 회로(86)는 전달부, 정상 경로부, 및 스큐 저감 경로부를 포함하며, 상기 전달부, 상기 정상 경로부, 및 상기 스큐 저감 경로부는 도 3의 전달부(32), 정상 경로부(34), 및 스큐 저감 경로부(36)에 각각 대응될 수 있다.
이러한 구성을 갖는 본 발명의 제 4 실시 예에 따른 스큐 보상 회로는 디코더(84)의 디코딩을 통해 다수의 내부 회로(86)의 신호 스큐를 한번에 보상할 수 있으므로, 외부 환경 및 공정 변화를 예측하기 힘들거나 스큐 변화가 심한 회로들이 다수 존재하는 경우에 유용하게 적용할 수 있다.
도 1은 종래의 스큐 변화가 심한 회로의 일 예를 나타내는 회로도.
도 2a는 정상 상태에서 도 1의 동작 특성을 나타내는 파형도.
도 2b는 느린 상태에서 도 1의 동작 특성을 나타내는 파형도.
도 3은 본 발명에 따른 스큐 변화 회로의 일 예를 나타내는 블럭도.
도 4는 도 3의 제어부(30) 구성의 일 예를 나타내는 회로도.
도 5는 도 3의 전달부(32) 구성의 일 예를 나타내는 회로도.
도 6은 도 3의 정상 경로부(34) 구성의 일 예를 나타내는 회로도.
도 7은 도 6의 정상 경로부(34) 구성에 대응되는 도 3의 스큐 저감 경로부(36) 구성의 일 예를 나타내는 회로도.
도 8은 본 발명에 따른 스큐 변화 회로의 다른 예를 나타내는 블럭도.

Claims (27)

  1. 외부 전원이 예정된 입력노드로 공급되는지 여부와 동작 모드에 따라 경로를 선택하기 위한 제어 신호를 출력하는 제어부; 및
    상기 제어 신호에 의해 정상 경로와 스큐 저감 경로 중 어느 하나가 선택되고, 입력 신호를 상기 선택된 경로를 통해 출력하는 신호 출력부;를 포함함을 특징으로 하는 스큐 보상 회로.
  2. 제 1 항에 있어서,
    상기 제어부는 상기 외부 전원이 상기 예정된 입력노드로 공급되는 것을 제어하는 퓨즈를 포함하며, 상기 퓨즈의 커팅 여부에 따라 상기 제어 신호의 상태를 제어함을 특징으로 하는 스큐 보상 회로.
  3. 제 1 항에 있어서,
    상기 제어부는 정상 모드와 테스트 모드 중 어느 하나의 진입을 제어하는 테스트 신호를 입력받으며, 상기 테스트 신호의 상태에 따라 상기 제어 신호의 상태를 제어함을 특징으로 하는 스큐 보상 회로.
  4. 제 1 항에 있어서,
    상기 신호 출력부는,
    상기 제어 신호의 상태에 따라 상기 입력 신호를 상기 정상 경로와 상기 스큐 저감 경로 중 어느 하나로 전달하는 전달부;
    상기 전달부에서 전달된 상기 입력 신호를 상기 정상 경로를 통해 출력하는 정상 경로부; 및
    상기 전달부에서 전달된 상기 입력 신호를 상기 스큐 저감 경로를 통해 출력하는 스큐 저감 경로부;를 포함함을 특징으로 하는 스큐 보상 회로.
  5. 제 4 항에 있어서,
    상기 정상 경로부는 능동소자들을 통해 상기 입력 신호를 지연시켜 출력하는 제 1 지연 라인을 포함하고, 상기 스큐 저감 경로부는 수동소자들을 통해 상기 입력 신호를 지연시켜 출력하는 제 2 지연 라인을 포함함을 특징으로 하는 스큐 보상 회로.
  6. 제 5 항에 있어서,
    상기 제 1 지연 라인은 다수의 트랜지스터를 통하여 상기 입력 신호를 지연시킴을 특징으로 하는 스큐 보상 회로.
  7. 제 5 항에 있어서,
    상기 제 2 지연 라인은 다수의 저항과 다수의 캐패시터를 통하여 상기 입력 신호를 지연시킴을 특징으로 하는 스큐 보상 회로.
  8. 입력되는 신호를 정상 경로를 통해 출력하는 정상 경로부;
    입력되는 신호를 스큐 저감 경로를 통해 출력하는 스큐 저감 경로부; 및
    외부 전원이 예정된 입력노드로 공급되는지 여부와 동작 모드에 따라 입력 신호를 상기 정상 경로부와 상기 스큐 저감 경로부 중 어느 하나로 전달하는 전달 제어부;를 포함함을 특징으로 하는 스큐 보상 회로.
  9. 제 8 항에 있어서,
    상기 정상 경로부는 능동소자들을 통해 상기 입력되는 신호를 지연시켜 출력하는 제 1 지연 라인을 포함하고, 상기 스큐 저감 경로부는 수동소자들을 통해 상기 입력되는 신호를 지연시켜 출력하는 제 2 지연 라인을 포함함을 특징으로 하는 스큐 보상 회로.
  10. 제 9 항에 있어서,
    상기 제 1 지연 라인은 다수의 트랜지스터를 통하여 상기 입력 신호를 지연시킴을 특징으로 하는 스큐 보상 회로.
  11. 제 9 항에 있어서,
    상기 제 2 지연 라인은 다수의 저항과 다수의 캐패시터를 통하여 상기 입력 신호를 지연시킴을 특징으로 하는 스큐 보상 회로.
  12. 제 8 항에 있어서,
    상기 전달 제어부는 상기 외부 전원이 상기 예정된 입력노드로 공급되는지를 제어하는 퓨즈의 커팅 정보에 따라 상기 입력 신호를 상기 정상 경로부와 상기 스큐 저감 경로부 중 어느 하나로 전달함을 특징으로 하는 스큐 보상 회로.
  13. 제 8 항에 있어서,
    상기 전달 제어부는 정상 모드와 테스트 모드 중 어느 하나의 진입에 따라 상기 입력 신호를 상기 정상 경로부와 상기 스큐 저감 경로부 중 어느 하나로 전달함을 특징으로 하는 스큐 보상 회로.
  14. 외부 전원이 예정된 입력노드로 공급되는지 여부와 동작 모드에 따라 정상 경로와 스큐 저감 경로 중 어느 하나의 경로를 선택하여 입력 신호를 상기 선택된 경로로 라우팅시키는 경로 선택부를 포함하며,
    상기 정상 경로에 의한 스큐가 큰 경우 상기 스큐 저감 경로가 선택되어 상기 입력 신호가 상기 스큐 저감 경로를 통해 출력됨으로써 스큐가 보상됨을 특징으로 하는 스큐 보상 회로.
  15. 제 14 항에 있어서,
    상기 경로 선택부는 상기 정상 경로에 의한 스큐가 큰 경우 내부에 구비된 퓨즈의 커팅에 의해 상기 외부 전원이 상기 예정된 입력노드로 공급되는 것을 중단시켜 상기 입력 신호를 상기 스큐 저감 경로로 라우팅시킴을 특징으로 하는 스큐 보상 회로.
  16. 제 14 항에 있어서,
    상기 경로 선택부는 상기 정상 경로에 의한 스큐가 큰 경우 테스트 모드 진입에 대응되는 테스트 신호의 인에이블에 따라 상기 입력 신호를 상기 스큐 저감 경로로 라우팅시킴을 특징으로 하는 스큐 보상 회로.
  17. 제 14 항에 있어서,
    상기 경로 선택부는 상기 정상 경로로서 능동소자들로 이루어진 제 1 지연 라인과, 상기 스큐 저감 경로로서 수동소자들로 이루어진 제 2 지연 라인을 포함함을 특징으로 하는 스큐 보상 회로.
  18. 제 17 항에 있어서,
    상기 제 1 지연 라인은 상기 능동소자들로서 다수의 트랜지스터를 포함함을 특징으로 하는 스큐 보상 회로.
  19. 제 17 항에 있어서,
    상기 제 2 지연 라인은 상기 수동소자들로서 다수의 저항과 다수의 캐패시터를 포함함을 특징으로 하는 스큐 보상 회로.
  20. 외부 전원이 예정된 입력노드로 공급되는지 여부와 동작 모드에 따라 경로를 선택하기 위한 경로 제어 신호들을 출력하는 경로 제어부; 및
    상기 각 경로 제어 신호에 대응하여 정상 경로와 스큐 저감 경로를 각각 포함하며, 상기 각 경로 제어 신호에 의해 정상 경로와 스큐 저감 경로 중 어느 하나가 각각 선택되고, 입력 신호들을 상기 선택된 경로들을 통해 각각 출력하는 다수의 내부 회로;를 포함함을 특징으로 하는 스큐 보상 회로.
  21. 제 20 항에 있어서,
    상기 경로 제어부는,
    상기 외부 전원이 상기 예정된 입력노드로 공급되는지 여부와 동작 모드에 따라 다수의 제어 신호를 생성하는 제어부; 및
    상기 다수의 제어 신호를 디코딩하여 상기 경로 제어 신호들로 출력하는 디코더;를 포함함을 특징으로 하는 스큐 보상 회로.
  22. 제 21 항에 있어서,
    상기 제어부는 상기 외부 전원이 상기 예정된 입력노드로 공급되는 것을 제어하는 퓨즈를 포함하며, 상기 퓨즈의 커팅 여부에 따라 상기 제어 신호의 상태를 제어함을 특징으로 하는 스큐 보상 회로.
  23. 제 21 항에 있어서,
    상기 제어부는 정상 모드와 테스트 모드 중 어느 하나의 진입을 각각 제어하는 다수의 테스트 신호를 입력받으며, 상기 각 테스트 신호의 상태에 따라 상기 각 제어 신호의 상태를 제어함을 특징으로 하는 스큐 보상 회로.
  24. 제 20 항에 있어서,
    상기 각 내부 회로는,
    상기 경로 제어 신호의 상태에 따라 상기 입력 신호를 상기 정상 경로와 상기 스큐 저감 경로 중 어느 하나로 전달하는 전달부;
    상기 전달부에서 전달된 상기 입력 신호를 상기 정상 경로를 통해 출력하는 정상 경로부; 및
    상기 전달부에서 전달된 상기 입력 신호를 상기 스큐 저감 경로를 통해 출력하는 스큐 저감 경로부를 포함함을 특징으로 하는 스큐 보상 회로.
  25. 제 24 항에 있어서,
    상기 정상 경로부는 능동소자들을 통해 상기 입력 신호를 지연시켜 출력하는 제 1 지연 라인을 포함하고, 상기 스큐 저감 경로부는 수동소자들을 통해 상기 입 력 신호를 지연시켜 출력하는 제 2 지연 라인을 포함함을 특징으로 하는 스큐 보상 회로.
  26. 제 25 항에 있어서,
    상기 제 1 지연 라인은 다수의 트랜지스터를 통하여 상기 입력 신호를 지연시킴을 특징으로 하는 스큐 보상 회로.
  27. 제 25 항에 있어서,
    상기 제 2 지연 라인은 다수의 저항과 다수의 캐패시터를 통하여 상기 입력 신호를 지연시킴을 특징으로 하는 스큐 보상 회로.
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