KR20030051044A - 출력 버퍼 회로 - Google Patents

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KR20030051044A
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정준섭
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주식회사 하이닉스반도체
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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Abstract

본 발명은 출력 버퍼 회로에 관한 것으로, 출력 인에이블 신호와 데이터 신호를 논리 조합하기 위한 제 1 논리 수단과, 상기 출력 인에이블 신호의 반전 신호와 상기 데이터 신호를 논리 조합하기 위한 제 2 논리 수단과, 상기 제 1 논리 수단에 따라 출력 단자의 전위를 조절하기 위한 제 1 스위칭 수단과, 상기 제 2 논리 수단의 출력 신호에 따라 상기 출력 단자의 전위를 조절하기 위한 제 2 스위칭 수단과, 상기 출력 단자의 전위를 소정의 전위로 유지하기 위한 부하 수단과, 상기 출력 인에이블 신호에 따라 상기 출력 단자의 전위를 소정의 전위로 유지하기 위한 강제 전위 수단을 포함하여 이루어져 출력 인에이블 신호가 로우 상태로 인가될 때 강제 전위 회로와 부하 수단에 의해 출력 단자가 보다 빠른 시간에 중간 전위를 갖도록 함으로써 다음 데이터가 출력될 때 그 스윙 폭이 작아져 데이터의 출력 속도를 향상시킬 수 있는 출력 버퍼가 제시된다.

Description

출력 버퍼 회로{Output buffer circuit}
본 발명은 출력 버퍼 회로에 관한 것으로, 특히 출력 인에이블 신호가 로우 상태로 인가될 때 강제 전위 회로와 부하 수단에 의해 출력 단자가 보다 빠른 시간에 중간 전위를 갖도록 함으로써 다음 데이터가 출력될 때 그 스윙 폭이 작아져 데이터의 출력 속도를 향상시킬 수 있는 출력 버퍼에 관한 것이다.
도 1은 종래의 출력 버퍼 회로도로서, 그 구성을 설명하면 다음과 같다.
NAND 게이트(11)는 데이터 신호(DATA)와 출력 인에이블 신호(OUTEN)를 입력하여 논리 조합한다. NOR 게이트(12)는 데이터 신호(DATA)와 출력 인에이블 신호(OUTEN)가 인버터(I11)를 통해 반전된 신호를 입력하고 논리 조합한다. NAND 게이트(11)의 출력 신호는 풀업 신호(PU)로서 전원 단자(Vcc)와 출력 단자(DQ) 사이에 접속된 PMOS 트랜지스터(P11)를 구동시킨다. NOR 게이트(12)의 출력 신호는 풀다운 신호(PD)로서 출력 단자(DQ)와 접지 단자(Vss) 사이에 접속된 NMOS 트랜지스터(N11)를 구동시킨다. 출력 단자(DQ)에는 부하 수단(13)이 접속되는데, 부하 수단(13)은 전원 단자(Vcc)와 출력 단자(DQ) 사이에 접속된 제 1 저항(R11)과 출력 단자(DQ)와 접지 단자(Vss) 사이에 접속된 제 2 저항(R12), 그리고 출력 단자(DQ)와 접지 단자(Vss) 사이에 접속된 캐패시터(C11)로 구성된다.
상기와 같이 구성되는 종래의 출력 버퍼 회로의 구동 방법을 도 2의 동작 타이밍도를 이용하여 설명하면 다음과 같다.
출력 인에이블 신호(OUTEN)가 하이 상태로 인가되고 데이터 신호(DATA)가 하이 상태로 인가되면 NAND 게이트(11)는 이들 신호를 논리 조합하여 로우 상태의 풀업 신호(PU)를 출력한다. 그리고, NOR 게이트(12)는 하이 상태의 출력 인에이블 신호(OUTEN)가 인버터(I11)를 통해 로우 상태로 반전된 신호와 하이 상태의 데이터 신호(DATA)를 입력하고 논리 조합하여 로우 상태의 풀다운 신호(PD)를 출력한다. 이에 따라 PMOS 트랜지스터(P11)가 턴온되고, NMOS 트랜지스터(N11)가 턴오프되어 전원 전압(Vcc)이 출력 단자(DQ)를 통해 출력된다. 이때의 출력 파형은 T11 구간과 같다.
데이터가 출력되지 않아 데이터 신호(DATA)가 로우 상태로 인가되고, 출력 인에이블 신호(OUTEN)가 로우 상태로 인가되면 NAND 게이트(11)에 의해 하이 상태의 풀업 신호(PU)가 출력되고, NOR 게이트(12)에 의해 로우 상태의 풀다운 신호(PD)가 출력된다. 이에 의해 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N21)가 턴오프된다. 이때, 출력 단자(DQ)는 부하 수단(13)에 의해 전원 전압(Vcc)과 접지 전압(Vss)의 중간 전위를 유지하게 되고, 출력 파형은 T22 구간과 같다.
출력 인에이블 신호(OUTEN)가 하이 상태로 인가되고, 데이터가 출력되지 않아 데이터 신호(DATA)가 로우 상태로 인가되면 T13 구간과 같이 풀업 신호(PU)가 하이 상태로 출력되어 PMOS 트랜지스터(P11)가 턴오프되고, 풀다운 신호(PD)가 하이 상태로 출력되어 NMOS 트랜지스터(N11)가 턴온되어 출력 단자(DQ)는 로우 상태를 유지하게 된다.
한편, T14 구간은 T12 구간에서와 같이 테이터 신호(DATA)가 로우 상태로 인가되고 출력 인에이블 신호(OUTEN)가 로우 상태로 인가될 경우 부하 수단(13)에 의해 출력 단자(DQ)가 중간 전위를 유지하게 되는 출력 파형을 나타낸 것이다.
그런데, 현재 반도체 소자를 CMOS 소자를 이용하여 구현함으로써 그 출력 전류가 작아지게 되고, 이에 따라 데이터가 출력되지 않을 때 출력 단자가 전원 전압과 접지 전압의 중간 전위를 갖는데 오랜 시간이 소요된다. 따라서, 다음 데이터 신호가 스윙(swing)할 때 많은 시간이 소요된다. 즉 종래의 출력 버퍼 회로는 출력 단자가 전원 전압과 접지 전압의 중간 전위를 갖는데 외부 부하 수단에 전적으로 의존하게 되고 결과적으로 충분한 효과를 얻을 수 없다.
본 발명의 목적은 데이터가 출력되지 않을 때 출력 단자가 중간 전위를 갖는데 소요되는 시간을 줄일 수 있어 데이터 신호가 스윙할 때 소요되는 시간을 줄일 수 있고 이에 따라 데이터 출력 속도를 향상시킬 수 있는 출력 버퍼 회로를 제공하는데 있다.
도 1은 종래의 출력 버퍼 회로도.
도 2는 종래의 출력 버퍼 회로의 동작 타이밍도.
도 3은 본 발명에 따른 출력 버퍼 회로도.
도 4는 본 발명에 따른 출력 버퍼 회로도.
<도면의 주요 부분에 대한 부호의 설명>
21 : NAND 게이트22 : NOR 게이트
23 : 부하 수단24 : 강제 전위 수단
P20 내지 P2n : PMOS 트랜지스터
N20 : NMOS 트랜지스터R21 내지 R24 : 저항
C21 : 캐패시터I21 : 인버터
본 발명에 따른 출력 버퍼 회로는 출력 인에이블 신호와 데이터 신호를 논리 조합하기 위한 제 1 논리 수단과, 상기 출력 인에이블 신호의 반전 신호와 상기 데이터 신호를 논리 조합하기 위한 제 2 논리 수단과, 상기 제 1 논리 수단에 따라출력 단자의 전위를 조절하기 위한 제 1 스위칭 수단과, 상기 제 2 논리 수단의 출력 신호에 따라 상기 출력 단자의 전위를 조절하기 위한 제 2 스위칭 수단과, 상기 출력 단자의 전위를 소정의 전위로 유지하기 위한 부하 수단과, 상기 출력 인에이블 신호에 따라 상기 출력 단자의 전위를 소정의 전위로 유지하기 위한 강제 전위 수단을 포함하여 이루어진 것을 특징으로 한다.
한편, 상기 강제 전위 수단은 전원 단자와 제 1 노드 사이에 병렬 접속되어 상기 출력 인에이블 신호에 따라 구동되는 다수의 PMOS 트랜지스터와, 상기 제 1 노드와 상기 출력 단자 사이에 접속된 제 1 저항과, 상기 출력 단자와 접지 단자 사이에 접속된 제 2 저항을 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 출력 버퍼 회로도로서, 그 구성을 설명하면 다음과 같다.
NAND 게이트(21)는 데이터 신호(DATA)와 출력 인에이블 신호(OUTEN)를 입력하여 논리 조합한다. NOR 게이트(22)는 데이터 신호(DATA)와 출력 인에이블 신호(OUTEN)가 인버터(I21)를 통해 반전된 신호를 입력하고 논리 조합한다. NAND 게이트(21)의 출력 신호는 풀업 신호(PU)로서 전원 단자(Vcc)와 출력 단자(DQ) 사이에 접속된 PMOS 트랜지스터(P20)를 구동시킨다. NOR 게이트(22)의 출력 신호는 풀다운 신호(PD)로서 출력 단자(DQ)와 접지 단자(Vss) 사이에 접속된 NMOS 트랜지스터(N20)를 구동시킨다. 출력 단자(DQ)에는 부하 수단(23)이 접속되는데, 부하 수단(23)은 전원 단자(Vcc)와 출력 단자(DQ) 사이에 접속된 제 1 저항(R21)과 출력 단자(DQ)와 접지 단자(Vss) 사이에 접속된 제 2 저항(R22), 그리고 출력 단자(DQ)와 접지 단자(Vss) 사이에 접속된 캐패시터(C21)로 구성된다. 또한, 출력 인에이블 신호(OUTEN)에 따라 출력 단자(DQ)의 전위를 조절하는 강제 전위 회로(24)가 접속된다. 강제 전위 수단(24)는 전원 단자(Vcc)와 제 1 노드(Q21) 사이에 출력 인에이블 신호(OUTEN)에 따라 구동되는 다수의 PMOS 트랜지스터(P21 내지 P2n)가 병렬 접속되고, 제 1 노드(Q21)와 출력 단자(DQ) 사이에 제 3 저항(R23)이 접속되며, 출력 단자(DQ)와 접지 단자(Vss) 사이에 제 4 저항(R24)가 접속되어 구성된다.
상기와 같이 구성되는 본 발명에 따른 출력 버퍼 회로의 구동 방법을 도 4의 동작 타이밍도를 이용하여 설명하면 다음과 같다.
출력 인에이블 신호(OUTEN)가 하이 상태로 인가되고 데이터 신호(DATA)가 하이 상태로 인가되면 NAND 게이트(21)는 이들 신호를 논리 조합하여 로우 상태의 풀업 신호(PU)를 출력한다. 그리고, NOR 게이트(22)는 하이 상태의 출력 인에이블 신호(OUTEN)가 인버터(I21)를 통해 로우 상태로 반전된 신호와 하이 상태의 데이터 신호(DATA)를 입력하고 논리 조합하여 로우 상태의 풀다운 신호(PD)를 출력한다. 이에 따라 PMOS 트랜지스터(P20)가 턴온되고, NMOS 트랜지스터(N20)가 턴오프되어 전원 전압(Vcc)이 출력 단자(DQ)를 통해 출력된다. 이때의 출력 파형은 T21 구간과 같다.
데이터가 출력되지 않아 데이터 신호(DATA)가 로우 상태로 인가되고, 출력인에이블 신호(OUTEN)가 로우 상태로 인가되면 NAND 게이트(21)에 의해 하이 상태의 풀업 신호(PU)가 출력되어 PMOS 트랜지스터(P20)가 턴오프되고, NOR 게이트(22)에 의해 로우 상태의 풀다운 신호(PD)가 출력되어 NMOS 트랜지스터(N20)가 턴오프된다. 이때 로우 상태의 출력 인에이블 신호(OUTEN)에 의해 병렬 접속된 다수의 PMOS 트랜지스터(P21 내지 P2n)가 턴온되고, 이에 의해 전원 전압(Vcc)가 제 1 노드(Q21)로 공급된다. 제 1 노드(Q21)로 공급된 전원 전압(Vcc)은 제 3 및 제 4 저항(R23 및 R24)에 의해 분배되어 부하 수단(23)과 함께 출력 단자(DQ)의 전위를 전원 전압(Vcc)와 접지 전압(Vss)의 중간 전위를 갖도록 한다. 이때의 출력 파형은 T22 구간과 같다.
데이터 신호(DATA)가 로우 상태로 인가되고 출력 인에이블 신호(OUTEN)가 하이 상태로 인가되면 풀업 신호(PU)가 하이 상태로 출력되어 PMOS 트랜지스터(P20)가 턴오프되고, 풀다운 신호(PD)가 하이 상태로 출력되어 NMOS 트랜지스터(N20)가 턴온되어 출력 단자(DQ)는 로우 상태를 유지하게 된다. 이때의 출력 파형은 T23 구간과 같다.
한편, T14 구간은 T22 구간과 같이 테이터 신호(DATA)가 로우 상태로 인가되고 출력 인에이블 신호(OUTEN)가 로우 상태로 인가될 경우의 출력 파형을 나타낸 것이다.
상술한 바와 같이 본 발명에 의하면 출력 인에이블 신호가 로우 상태로 인가될 때 강제 전위 회로와 부하 수단에 의해 출력 단자가 보다 빠른 시간에 중간 전위를 갖도록 함으로써 다음 데이터가 출력될 때 그 스윙 폭이 작아져 데이터의 출력 속도를 향상시킬 수 있다.

Claims (6)

  1. 출력 인에이블 신호와 데이터 신호를 논리 조합하기 위한 제 1 논리 수단과,
    상기 출력 인에이블 신호의 반전 신호와 상기 데이터 신호를 논리 조합하기 위한 제 2 논리 수단과,
    상기 제 1 논리 수단에 따라 출력 단자의 전위를 조절하기 위한 제 1 스위칭 수단과,
    상기 제 2 논리 수단의 출력 신호에 따라 상기 출력 단자의 전위를 조절하기 위한 제 2 스위칭 수단과,
    상기 출력 단자의 전위를 소정의 전위로 유지하기 위한 부하 수단과,
    상기 출력 인에이블 신호에 따라 상기 출력 단자의 전위를 소정의 전위로 유지하기 위한 강제 전위 수단을 포함하여 이루어진 것을 특징으로 하는 출력 버퍼 회로.
  2. 제 1 항에 있어서, 상기 제 1 논리 수단은 NAND 게이트인 것을 특징으로 하는 출력 버퍼 회로.
  3. 제 1 항에 있어서, 상기 제 2 논리 수단은 NOR 게이트인 것을 특징으로 하는출력 버퍼 회로.
  4. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 하는 출력 버퍼 회로.
  5. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 출력 버퍼 회로.
  6. 제 1 항에 있어서, 상기 강제 전위 수단은 전원 단자와 제 1 노드 사이에 병렬 접속되어 상기 출력 인에이블 신호에 따라 구동되는 다수의 PMOS 트랜지스터와,
    상기 제 1 노드와 상기 출력 단자 사이에 접속된 제 1 저항과,
    상기 출력 단자와 접지 단자 사이에 접속된 제 2 저항을 포함하여 이루어진 것을 특징으로 하는 출력 버퍼 회로.
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