KR100188007B1

KR100188007B1 - 펄스 발생회로

Info

Publication number: KR100188007B1
Application number: KR1019960047548A
Authority: KR
Inventors: 최명찬
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-10-22
Filing date: 1996-10-22
Publication date: 1999-06-01
Also published as: KR19980028488A

Abstract

본 발명은 펄스 발생회로를 공개한다. 그 회로는 제1상태의 입력신호에 응답하여 온되는 제1스위칭 수단, 제2상태의 상기 입력신호에 응답하여 온되고 상기 제1스위칭 수단의 출력단자와 접지사에 연결된 제2스위칭 수단, 상기 제1스위칭 수단을 통하여 전송되는 기준전압신호에 응답하여 온되고 상기 제2스위칭 수단의 온시에 인가되는 접지전압에 응답하여 오프되는 제3스위칭 수단, 상기 제3스위칭 수단과 접지전압사이에 연결된 제4스위칭 수단, 상기 입력신호의 반전신호에 응답하여 인에이블되어 상기 기준전압신호를 지연하고 상기 제4스위칭 수단의 온, 오프를 제어하기 위한 지연수단, 및 상기 입력신호와 상기 제3 및 제4스위칭 수단의 공통점의 신호를 비논리곱하여 펄스 신호를 발생하기 위한 비논리곱수단으로 구성되어 있다.

Description

펄스 발생회로

본 발명은 펄스 발생회로에 관한 것으로, 특히 자동적으로 펄스 신호를 발생할 수 있는 펄스 발생회로에 관한 것이다.

도1은 종래의 반도체 메모리 장치의 펄스 발생회로의 회로도로서, 지연회로(10), NAND게이트(20), 및 인버터(30)로 구성되어 있다. 지연회로(10)는 인버터들(1, 2, 3, 4, 5), 저항들(R1, R2, R3), 및 PMOS캐패시터들(C1, C2, C3)로 구성되어 있다.

입력신호(IN)가 로우레벨인 상태에서 지연회로(10)의 출력신호는 하이레벨을 유지하고 있으며, NAND게이트(20) 및 인버터(30)의 출력신호(OUT)는 로우레벨을 유지하게 된다.

입력신호(IN)가 하이레벨로 되면, NAND게이트(20) 및 인버터(30)는 하이레벨의 입력신호(IN)와 하이레벨의 지연회로(10)의 출력신호를 입력하여 하이레벨의 출력신호를 출력한다. 그리고 입력신호(IN)가 지연회로(10)를 통하여 지연회로(10)의 출력신호가 로우레벨로 되면 NAND게이트(20) 및 인버터(30)의 출력신호(OUT)가 로우레벨로 된다. 그래서, 펄스 신호가 발생되게 되는데 이 펄스 신호의 펄스 폭은 지연수단만큼의 폭을 가지는 펄스가 된다.

상술한 종래의 펄스 발생회로는 지연회로(10)가 인버터들에 저항과 캐패시터를 사용함으로써 전압 변화와 온도 변화에 펄스 폭이 민감하게 변화한다는 문제점이 있었다.

이와같은 문제점은 현재의 반도체 메모리 장치가 고주파수로 동작하는 추세에 부합하지 못하는 결과로서, 메모리 장치가 고주파수로 동작하기 위해서는 최소의 펄스 폭은 점점 작아지고 있으며 펄스 폭의 변화는 메모리 장치가 오동작하게 만드는 문제로 작용할 수 있다.

본 발명의 목적은 전압과 온도변화에 일정한 펄스 폭을 갖는 펄스 발생회로를 제공하는데 있다.

이와같은 목적을 달성하기 위한 본 발명의 펄스 발생회로는 제1상태의 입력신호에 응답하여 온되는 제1스위칭 수단, 제2상태의 상기 입력신호에 응답하여 온되고 상기 제1스위칭 수단의 출력단자와 접지사에 연결된 제2스위칭 수단, 상기 제1스위칭 수단을 통하여 전송되는 기준전압신호에 응답하여 온되고 상기 제2스위칭 수단의 온시에 인가되는 접지전압에 응답하여 오프되는 제3스위칭 수단, 상기 제3스위칭 수단과 접지전압사이에 연결된 제4스위칭 수단, 상기 입력신호의 반전신호에 응답하여 인에이블되어 상기 기준전압신호를 지연하고 상기 제4스위칭 수단의 온, 오프를 제어하기 위한 지연수단, 및 상기 입력신호와 상기 제3 및 제4스위칭 수단의 공통점의 신호를 비논리곱하여 펄스 신호를 발생하기 위한 비논리곱수단을 구비한 것을 특징으로 한다.

도1은 종래의 펄스 발생회로의 회로도이다.

도2는 본 발명의 펄스 발생회로의 회로도이다.

이하, 첨부된 도면을 참고로 하여 본 발명의 펄스 발생회로를 설명하면 다음과 같다.

도2는 본 발명의 펄스 발생회로의 회로도로서, 입력신호(IN)에 응답하여 기준전압(Vref)을 전송하기 위한 PMOS전송 트랜지스터(T1), 입력신호(IN)에 응답하여 PMOS전송 트랜지스터(T1)의 출력단자에 접지전압을 인가하기 위한 NMOS전송 트랜지스터(N3), PMOS전송 트랜지스터(T1) 및 NMOS전송 트랜지스터(N3)를 통하여 전송되는 신호에 응답하여 노드(a)에 전원전압을 전송하기 위한 NMOS전송 트랜지스터(N2), 입력신호를 반전하기 위한 인버터(40), 인버터(40)의 출력신호에 응답하여 접지전압을 전송하기 위한 3개의 병렬 연결된 NMOS전송 트랜지스터들(N5, N6, N7), 인버터(40)의 출력단에 직렬 연결된 저항들(R4, R5, R6), 저항들(R4, R5)의 공통점의 전압에 응답하여 기준전압(VREF)과 NMOS전송 트랜지스터(N5)의 출력단에 연결된 PMOS전송 트랜지스터(P1), 저항들(R4, R5)의 공통점에 연결된 게이트 전극과 NMOS전송 트랜지스터(N5)와 NMOS전송 트랜지스터(N6)의 출력단에 공통 연결된 소오스 전극 및 드레인 전극을 가진 PMOS캐패시터(P2), 저항(R6)의 양측이 연결되고 저항들(R5, R6)의 공통점에 연결된 게이트 전극과 NMOS전송 트랜지스터(N7)의 출력단에 공통 연결된 소오스 전극 및 드레인 전극을 가진 PMOS캐패시터(P3), PMOS캐패시터(P3)의 출력단의 신호에 응답하여 접지전압을 노드(a)로 전송하기 위한 NMOS전송 트랜지스터(N1), 입력신호(IN)와 노드(a)로 부터의 신호를 논리곱하여 출력신호(OUT)를 발생하기 위한 AND게이트(60) 및 인버터(70)로 구성되어 있다. 상술한 구성에서 지연회로(50)는 PMOS트랜지스터들(P1, P2, P3), NMOS트랜지스터들(N5, N6, N7), 및 저항들(R4, R5, R6)로 구성되어 있다.

입력신호(IN)가 로우레벨일 때 NAND게이트(60), 및 인버터(70)의 출력신호(OUT)는 로우레벨을 유지한다. 이때, NMOS트랜지스터(N3)는 오프되고, PMOS트랜지스터(T1)는 온되어 노드(b)는 전압(VREF)의 레벨이 된다. NMOS트랜지스터(N2)는 온되어 노드(a)에는 전압(VREF-Vt)이 인가된다. 지연회로(50)는 인버터(40)에 의해서 반전된 입력신호(IN)를 지연하여 노드(c)를 로우레벨로 하여 NMOS트랜지스터(N1)를 오프한다.

입력신호(IN)가 하이레벨로 되면 NAND게이트(60)는 입력신호(IN)와 노드(a)의 전압(VREF-Vt)에 의해서 출력전압(OUT)은 하이레벨로 되고, PMOS트랜지스터(T1)를 오프하여 전압(VREF)이 노드(b)로 전달되는 것을 막고 NMOS트랜지스터(N3)를 온하여 노드(b)를 로우레벨로 만들어 NMOS트랜지스터(N2)를 오프한다. 그리고, 지연회로(50)는 인버터(40)에 의해서 반전된 입력신호(IN)에 응답하여 노드(c)에 전압(VREF)가 걸리게 한다. 이때, NMOS트랜지스터(N1)는 온되고, 노드(a)를 로우레벨로 하여 출력전압(OUT)은 로우레벨이 된다. 이와같이 하여 지연회로(50)의 지연시간만큼의 펄스 폭을 가지는 펄스신호를 발생하게 된다.

전압(VREF)의 레벨은 노드(a)의 전압(VREF-Vt)이 NAND게이트(60)의 NMOS트랜지스터의 턴온 전압보다 커야하므로 전압(2Vt)보다 큰 레벨을 이용하여야 하며, 고전압에서 동작되는 제품에서는 노드(a)의 전압(VREF-Vt)이 NAND게이트(60)의 PMOS트랜지스터에도 게이팅되므로 PMOS트랜지스터의 게이트-소오스간 전압(Vgs)등을 고려하여 기준전압(VREF)의 레벨을 결정하여야 한다. 내부 전원전압을 사용하는 반도체 메모리 장치에서는 기준전압(VREF)을 내부 전원전압으로 대체하여 사용하면 동일한 효과를 발생할 수 있다. 그리고, 출력신호의 펄스 폭은 지연회로의 PMOS트랜지스터와 저항을 사용하여 조절할 수 있다.

본 발명의 펄스 발생회로는 첫째, 전압 변화 및 온도 변화에 일정한 레벨을 가지는 전압(VREF)을 사용한다. 둘째, 전압(VREF)을 회로 내부의 트랜지스터의 게이트에 게이팅함에 의해서 전압(VREF)의 레벨의 사용을 최소화한다. 셋째, 노드(a)에 항상 전압(VREF-Vt)의 레벨로 충전하며, NMOS트랜지스터(N1)에 의해 방전시에도 NMOS트랜지스터(N1)의 게이트 전극을 전압(VREF)로 제어하여 전원전압(VCC) 변화에 대한 영향을 배제할 수 있다. 넷째, 지연회로에 전압(VREF)를 이용하여 내부 노드를 항상 전압(VREF)레벨과 접지전압사이에서만 움직이도록 하여 전원전압(VCC)의 변화에 대한 영향을 배제할 수 있다.

본 발명의 펄스 발생회로는 전원전압의 변화 및 온도 변화에 일정한 펄스 폭을 가지는 펄스를 발생할 수 있다.

Claims

제1상태의 입력신호에 응답하여 온되는 제1스위칭 수단, 제2상태의 상기 입력신호에 응답하여 온되고 상기 제1스위칭 수단의 출력단자와 접지전압사이에 연결된 제2스위칭 수단, 상기 제1스위칭 수단을 통하여 전송되는 기준전압신호에 응답하여 온되고 상기 제2스위칭 수단의 온시에 인가되는 접지전압에 응답하여 오프되는 제3스위칭 수단, 상기 제3스위칭 수단과 접지전압사이에 연결된 제4스위칭 수단, 상기 입력신호의 반전신호에 응답하여 인에이블되어 상기 기준전압신호를 지연하고 상기 제4스위칭 수단의 온, 오프를 제어하기 위한 지연수단, 및 상기 입력신호와 상기 제3 및 제4스위칭 수단의 공통점의 신호를 논리곱하여 펄스 신호를 발생하기 위한 논리곱수단을 구비한 것을 특징으로 하는 펄스 발생회로.
제1항에 있어서, 상기 펄스 신호의 펄스 폭은 상기 지연수단의 지연시간만큼 인 것을 특징으로 하는 펄스 발생회로.
제1항에 있어서, 상기 제1스위칭 수단은 PMOS트랜지스터로 구성된 것을 특징으로 하는 펄스 발생회로.
제1항에 있어서, 상기 제2스위칭 수단은 NMOS트랜지스터로 구성된 것을 특징으로 하는 펄스 발생회로.
제1항에 있어서, 상기 제3스위칭 수단은 NMOS트랜지스터로 구성된 것을 특징으로 하는 펄스 발생회로.
제1항에 있어서, 상기 제4스위칭 수단은 NMOS트랜지스터로 구성된 것을 특징으로 하는 펄스 발생회로.
제1항에 있어서, 상기 지연수단은 반전 입력신호에 응답하여 접지전압을 전송하기 위한 3개의 병렬 연결된 제1, 2, 및 3NMOS전송 트랜지스터들, 상기 반전 입력신호의 출력단에 직렬 연결된 제1, 2, 및 3저항들, 상기 제1, 및 2저항들의 공통점의 전압에 응답하고 상기 기준전압과 상기 제1NMOS전송 트랜지스터의 출력단에 연결된 제PMOS전송 트랜지스터, 상기 제1, 및 2저항들의 공통점에 연결된 게이트 전극과 상기 제1NMOS전송 트랜지스터와 상기 제2NMOS전송 트랜지스터의 출력단에 공통 연결된 소오스 전극 및 드레인 전극을 가진 제1PMOS캐패시터, 및 상기 제3저항의 양측이 연결되고 상기 제2, 및 3저항들의 공통점에 연결된 게이트 전극과 상기 제3NMOS전송 트랜지스터의 출력단에 공통 연결된 소오스 전극 및 드레인 전극을 가진 제2PMOS캐패시터를 구비한 것을 특징으로 하는 펄스 발생회로.