KR100223613B1 - 반도체 메모리 장치의 발진회로 - Google Patents

반도체 메모리 장치의 발진회로 Download PDF

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KR100223613B1 KR1019960052971A KR19960052971A KR100223613B1 KR 100223613 B1 KR100223613 B1 KR 100223613B1 KR 1019960052971 A KR1019960052971 A KR 1019960052971A KR 19960052971 A KR19960052971 A KR 19960052971A KR 100223613 B1 KR100223613 B1 KR 100223613B1
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 전원전압 및 온도의 변화에 관계없이 일정한 주기로 발진하는 반도체 메모리 장치의 발진회로에 관한 것으로서, 외부로부터 인가되는 제어신호에 응답하여 구동신호를 출력하는 구동부와, 상기 구동신호와 발진인에이블신호에 응답하여 소정 주기를 갖는 파형을 출력하는 발진부를 구비한 반도체 메모리 장치의 발진회로에 있어서, 상기 구동부는, 전원전압이 인가되는 제 1 전원단자와; 접지전압이 인가되는 제 2 전원단자와; 상기 제어신호가 인가되는 입력단자와; 상기 제 1 전원단자와 노드 1 사이에 소오스-드레인 채널이 연결되며, 상기 입력단자에 게이트가 연결된 제 1 MOS 트랜지스터와; 상기 노드 1과 노드 3 사이에 소오스-드레인 채널이 연결되며, 노드 2에 게이트가 연결된 제 2 MOS 트랜지스터와; 상기 노드 1과 노드 2 사이에 소오스-드레인 채널이 연결되며, 상기 노드 2에 게이트가 연결된 제 3 MOS 트랜지스터와; 상기 노드 3과 상기 제 2 전원단자 사이에 소오스-드레인 채널이 연결되며, 상기 노드 3에 게이트가 연결된 제 4 MOS 트랜지스터와; 상기 노드 2와 노드 4 사이에 소오스-드레인 채널이 연결되며, 상기 노드 3에 게이트가 연결된 제 5 MOS 트랜지스터와; 상기 노드 2와 상기 제 2 전원단자 사이에 소오스-드레인 채널이 연결되며, 상기 입력단자에 게이트가 연결된 제 6 MOS 트랜지스터와; 상기 노드 4와 상기 제 2 전원단자 사이에 연결된 저항으로 구성된다.

Description

반도체 메모리 장치의 발진회로(a circuit of oscilating of semiconductor memory device)
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 전원전압 및 온도의 변화에 관계없이 일정한 주기로 발진하는 반도체 메모리 장치의 발진회로에 관한 것이다.
도 1에는 종래 반도체 메모리 장치의 발진회로의 구성을 보여주는 블록도가 도시되어 있다.
도 1을 참조하면, 종래 반도체 메모리 장치의 발진회로는 발진부(20), 기준전압발생부(30), 그리고 전류미러부(40)로 구성되어 있며 상기 기준전압발생부(30)는 통상적으로 이 분야에서 잘 알려진 회로로서 일정한 기준전압(Vref)을 발생한다. 상기 전류미러부(40)는 상기 기준전압발생부(30)로부터 출력된 기준전압(Vref)과 제어신호(S_cont)에 응답하여 상기 발진부(20)로 일정한 전류를 출력하며, 다수의 PMOS 트랜지스터들(M10, M11)과 다수의 NMOS 트랜지스터들(M12, M13)로 이루어졌다. 즉, 상기 전류미러부(40)는 하이레벨의 상기 제어신호(S_cont)와 소정레벨의 상기 기준전압(Vref)이 인가되면 이에 따라 상기 NMOS 트랜지스터들(M12, M13)과 상기 PMOS 트랜지스터(M11)가 턴-온되어 도전경로(L1)로 일정한 전류를 흘려주게 된다. 그리고, 상기 발진부(20)는 상기 전류미러부(40)로부터 출력된 일정한 전류와 발진인에이블신호(OSC_en)에 응답하여 소정 주기를 갖는 파형(OUT)을 출력하며, 다수의 지연수단들(12)과 낸드게이트(G1) 그리고 인버터(I1)로 이루어졌다.
그리고, 상기 각 지연수단(12)은 PMOS 트랜지스터들(M7, M8)과 NMOS 트랜지스터(M9) 그리고 커패시터(C)로 구성되며 상기 각 지연수단(12)의 입력은 전단의 출력을 입력으로 한다. 또한, 상기 각 지연수단(12)의 상기 PMOS 트랜지스터(M8)의 게이트단자는 상기 전류미러부(40)의 도전경로(L1)가 연결되며 첫째단 지연수단(12)의 입력단은 상기 낸드게이트(G1)의 출력단자와 연결되어 있다. 그리고, 상기 낸드게이트(G1)는 외부로부터 인가되는 상기 발진인에이블신호(OSC_en)와 마지막단의 지연수단(12)을 통해 출력되는 신호를 입력받아 동작하며 최종적으로 상기 인버터(I1)를 통해 소정 주기를 가지는 파형(OUT)이 출력된다.
그러나, 상술한 바와같은 종래 반도체 메모리 장치의 발진회로에 의하면, 기준전압발생부(30)는 전원전압(VCC)이 변화하면 이로부터 출력되는 기준전압(Vref)이 소정레벨 변화하게 되고 이러한 변화에 의해 전류미러부(40)의 NMOS 트랜지스터(M12)를 통해 흐르는 전류가 변화된다. 이러한 변화에 의해 상기 전류미러부(40)의 출력인 도전경로(L1)의 전압레벨이 변화하게 되고 이는 각 지연수단(12)의 PMOS 트랜지스터(M8)의 게이트전압이 변화하게 되어 궁극적으로 상기 각 PMOS 트랜지스터(M8)를 통해 흐르는 전류를 변화시키게 된다. 따라서, 이러한 PMOS 트랜지스터들(M8)을 통해 흐르는 전류의 변화에 따라 커패시터(C)에 충전되는 시간과 방전되는 시간이 변화하여 전체적인 발진회로의 발진주기가 변화되는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 전원전압 및 온도의 변화에 관계없이 일정한 주기로 발진하는 반도체 메모리 장치의 발진회로를 제공하는데 있다.
도 1은 종래 반도체 메모리 장치의 발진회로의 구성을 보여주는 블록도;
도 2는 본 발명에 따른 반도체 메모리 장치의 발진회로의 구성을 보여주는 블록도;
도 3은 본 발명에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
10 : 구동부20 : 발진부
30 : 기준전압발생부40 : 전류미러부
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부로부터 인가되는 제어신호에 응답하여 구동신호를 출력하는 구동부와, 상기 구동신호와 발진인에이블신호에 응답하여 소정 주기를 갖는 파형을 출력하는 발진부를 구비한 반도체 메모리 장치의 발진회로에 있어서, 상기 구동부는, 전원전압이 인가되는 제 1 전원단자와; 접지전압이 인가되는 제 2 전원단자와; 상기 제어신호가 인가되는 입력단자와; 상기 제 1 전원단자와 노드 1 사이에 소오스-드레인 채널이 연결되며, 상기 입력단자에 게이트가 연결된 제 1 MOS 트랜지스터와; 상기 노드 1과 노드 3 사이에 소오스-드레인 채널이 연결되며, 노드 2에 게이트가 연결된 제 2 MOS 트랜지스터와; 상기 노드 1과 노드 2 사이에 소오스-드레인 채널이 연결되며, 상기 노드 2에 게이트가 연결된 제 3 MOS 트랜지스터와; 상기 노드 3과 상기 제 2 전원단자 사이에 소오스-드레인 채널이 연결되며, 상기 노드 3에 게이트가 연결된 제 4 MOS 트랜지스터와; 상기 노드 2와 노드 4 사이에 소오스-드레인 채널이 연결되며, 상기 노드 3에 게이트가 연결된 제 5 MOS 트랜지스터와; 상기 노드 2와 상기 제 2 전원단자 사이에 소오스-드레인 채널이 연결되며, 상기 입력단자에 게이트가 연결된 제 6 MOS 트랜지스터와; 상기 노드 4와 상기 제 2 전원단자 사이에 연결된 저항으로 구성된다.
이 회로의 바람직한 실시예에 있어서, 상기 제 1 MOS 트랜지스터 내지 제 3 MOS 트랜지스터는 P채널 도전형의 MOS 트랜지스터로 구비되는 것을 특징으로 한다.
이 회로의 바람직한 실시예에 있어서, 상기 제 4 MOS 트랜지스터 내지 제 6 MOS 트랜지스터는 n채널 도전형의 MOS 트랜지스터로 구비되는 것을 특징으로 한다.
이와같은 회로에 의해서, 전원전압 및 온도가 변화하더라도 일정한 발진주기를 갖는 파형을 출력을 출력하는 반도체 메모리 장치의 발진회로를 구현할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 2 내지 도 3에 의거하여 상세히 설명한다.
도 2에 있어서, 도 1에 도시된 구성요소와 동일한 기능을 가지는 구성요소에 대해서 동일한 참조번호를 병기한다.
도 2에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 발진회로의 구성을 보여주는 블록도가 도시되어 있다.
도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치의 발진회로는 외부로부터 인가되는 소정레벨의 일정한 제어신호(S_cont)에 응답하여 구동신호(S_driv)를 출력하는 구동부(10)와, 상기 구동신호(S_driv)와 발진인에이블신호(OSC_en)에 응답하여 소정 주기를 갖는 파형(OUT)을 출력하는 발진부(20)로 구성되어 있다. 그리고, 상기 구동부(10)는 다수의 PMOS 트랜지스터들(M1 - M3)과 다수의 NMOS 트랜지스터들(M4 - M6)과 저항(R)으로 이루어지며 외부로부터 인가되는 상기 제어신호(S_cont)에 응답하여 상기 구동신호(S_driv)를 출력한다. 상기 PMOS 트랜지스터(M1)는 전원전압(VCC)이 인가되는 제 1 전원단자(1)와 노드 1 사이에 소오스-드레인 채널이 연결되며 상기 제어신호(S_cont)가 인가되는 입력단자(3)에 게이트가 연결되어 있다. 상기 제어신호(S_cont)가 스탠바이 상태에서 로우레벨로 인가되면 상기 PMOS 트랜지스터(M1)는 턴-오프되어 전류통로가 차단되고 이로서 스탠바이 상태에서 구동부(10)로 스탠바이 전류(stand-by current)가 흐르는 것을 차단한다.
그리고, 상기 PMOS 트랜지스터(M2)는 상기 노드 1과 노드 3 사이에 소오스-드레인 채널이 연결되며 노드 2에 게이트가 연결되어 있다. 상기 PMOS 트랜지스터(M3)는 상기 노드 1과 노드 2 사이에 소오스-드레인 채널이 연결되며 상기 노드 2에 게이트가 연결되어 있다. 상기 NMOS 트랜지스터(M4)는 상기 노드 3과 접지전압(VSS)이 인가되는 제 2 전원단자(2) 사이에 소오스-드레인 채널이 연결되며 상기 노드 3에 게이트가 연결되어 있다. 그리고, 상기 NMOS 트랜지스터(M5)는 상기 노드 2와 노드 4 사이에 소오스-드레인 채널이 연결되며 상기 노드 3에 게이트가 연결되어 있다. 상기 NMOS 트랜지스터(M6)는 상기 노드 2와 상기 제 2 전원단자 사이에 소오스-드레인 채널이 연결되며 상기 입력단자(3)에 게이트가 연결되어 있다. 상기 NMOS 트랜지스터(M6)의 게이트로 스탠바이 상태에는 하이레벨의 상기 제어신호(S_cont)가 인가되며 이에따라 채널이 도통되어 도전경로 L1을 디스챠지시킨다. 그리고, 상기 저항(R)은 상기 노드 4와 상기 제 2 전원단자(2) 사이에 연결되어 있다.
그리고, 상기 발진부(20)는 각각 직렬 연결된 다수의 지연수단들(12)과 낸드게이트(G1) 그리고 인버터(I1)로 구성되며 상기 구동신호(S_driv)와 상기 발진인에이블신호(OSC_en)에 응답하여 동작한다. 상기 각 지연수단(12)은 PMOS 트랜지스터들(M7, M8)과 NMOS 트랜지스터(M8) 그리고 커패시터(C)로 구성되며 각각 전단의 출력단자를 입력단자로 하되 상기 지연수단들(12)의 첫째단은 상기 낸드게이트(G1)의 출력단자에 입력단자가 연결되어 있다. 그리고, 상기 낸드게이트(G1)는 상기 발진인에이블신호(OSC_en)가 입력되는 입력단자(4)와 상기 지연수단들(12)의 마지막단의 출력단자에 각 입력단자가 연결되며 상기 인버터(I1)는 상기 낸드게이트(G1)로부터 출력되는 신호의 위상을 반전시켜 최종적으로 파형(OUT)을 출력한다.
도 3에는 본 발명의 바람직한 실시예에 따른 동작타이밍도가 도시되어 있다.
본 발명에 따른 발진회로의 동작을 도 3에 도시된 동작타이밍도에 의거하여 설명하면 다음과 같다. 도 2에 도시된 구동부(10)는 PMOS 트랜지스터들(M1 - M3)과 NMOS 트랜지스터들(M4 - M6)과 저항(R)으로 구성되어 있다. 상기 PMOS 트랜지스터(M1)는 제어신호(S_cont)에 응답하여 스탠바이 상태(stand-by state)에서 상기 구동부(10)의 스탠바이 전류를 없애는 역할을 한다. 즉, 도 3에 도시된 바와같이, 스탠바이 구간(①)에서는 상기 제어신호(S_cont)가 하이레벨로 인가되기 때문에 상기 PMOS 트랜지스터(M1)의 채널이 부도통된다. 그리고, 상기 NMOS 트랜지스터(M6)는 스탠바이 상태에서는 도전경로(L1)에 잔류하는 전압을 접지전압(VSS)으로 디스챠지시키는 역할을 한다. 즉, 스탠바이 구간(①)에서 상기 제어신호(S_cont)가 하이레벨로 인가되어 상기 제어신호(S_cont)에 게이트가 연결된 상기 NMOS 트랜지스터(M6)의 채널이 도통되고 상기 도전경로(L1)가 상기 접지전압(VSS)으로 연결된다.
그리고, 도 3에 도시된 바와같이, 발진구간(②)에서 상기 PMOS 트랜지스터들(M2, M3)과 NMOS 트랜지스터들(M4, M5)은 상기 도전경로(L1)를 (Vcc - Vconstant)레벨의 구동신호(S_driv)로 유지하는 역할을 한다. 즉, 발진구간(②)에서 상기 제어신호(S_cont)가 하이레벨에서 로우레벨로 천이하기 때문에 상기 PMOS 트랜지스터(M1)의 채널은 도통되고 상기 NMOS 트랜지스터(M6)의 채널은 부도통된다. 그리고, 상기 PMOS 트랜지스터들(M2, M3)의 각 게이트와 소오스간의 전압(VGS)이 영(0) 볼트 이하로 되어 각 채널이 도통되며 이에따라, 상기 NMOS 트랜지스터들(M4, M5)의 각 채널이 도통되어 상기 도전경로(L1)로 일정레벨(Vcc - Vconstant)의 상기 구동신호(S_driv)를 전달한다. 그리고, 상기 구동부(10)의 출력인 구동신호(S_driv)는 전원전압(VCC)이 증가함에 따라 전압레벨 (VCC - Vconstant)을 일정하게 유지하는 특성을 가지고 있다.
즉, 상기 발진부(20)의 각 지연수단(12)의 각 PMOS 트랜지스터(M7)의 게이트-소오스 전압(VGS)은 전원전압(VCC)이 증가하여도 언제나 일정한 전압을 유지하게 되고 상기 PMOS 트랜지스터들(M7)을 통하여 흐르는 전류는 전원전압(VCC)에 관계없이 언제나 일정하게 된다. 따라서, 상기 낸드게이트(G1)의 일단자로 인가되는 발진인에이블신호(OSC_en)가 하이레벨로 천이되면 도전경로(L2)는 하이레벨에서 로우레벨로 천이된다. 그리고, 로우레벨의 상기 도전경로(L2)에 입력단자가 연결된 지연수단(12)의 PMOS 트랜지스터(M7)가 도통되어 상기 PMOS 트랜지스터(M8)를 통해 흐르는 전류에 의해서 커패시터가, 도 3에 도시된 바와같이, 천천히 하이레벨로 챠지업되게 된다. 이에따라, 다음단의 지연수단(12)의 NMOS 트랜지스터(M9)의 채널이 도통되어 도전경로(L4)는 로우레벨로 천이된다. 상기한 동작과 같은 방법으로 이후의 지연수단들(12)이 동작하게 된다. 즉, 상기와 같은 동작으로 인해 전원전압(VCC)에 변화가 없는 발진주기를 발생시킬 수 있다. 또한, 상기 구동부(10)의 온도상수인 저항을 이용하여 온도에 변화없는 발진주기를 발생시킬 수 있다.
상기한 바와같이, 전원전압 및 온도에 따른 구동신호를 일정하게 출력하는 구동부를 구현함으로서 상기 구동신호에 의해 구동되는 발진부로부터 전원전압 및 온도에 따른 변화없이 일정한 발진주기를 갖는 파형을 출력할 수 있다. 따라서, 전원전압 및 온도에 따른 변화없이 일정한 발진주기의 파형을 출력하는 발진회로의 전체적인 동작 성능이 향상되었다.

Claims (3)

  1. 외부로부터 인가되는 제어신호(S_cont)에 응답하여 소정레벨의 일정한 구동신호(S_driv)를 출력하는 구동부(10)와, 상기 구동신호(S_driv)와 발진인에이블신호(OSC_en)에 응답하여 소정 주기를 갖는 파형(OUT)을 출력하는 발진부(20)를 구비한 반도체 메모리 장치의 발진회로에 있어서,
    상기 구동부(10)는, 전원전압(VCC)이 인가되는 제 1 전원단자(1)와; 접지전압(VSS)이 인가되는 제 2 전원단자(2)와; 상기 제어신호(S_cont)가 인가되는 입력단자(3)와; 상기 제 1 전원단자(1)와 노드 1 사이에 소오스-드레인 채널이 연결되며, 상기 입력단자(3)에 게이트가 연결된 제 1 MOS 트랜지스터(M1)와; 상기 노드 1과 노드 3 사이에 소오스-드레인 채널이 연결되며, 노드 2에 게이트가 연결된 제 2 MOS 트랜지스터(M2)와; 상기 노드 1과 노드 2 사이에 소오스-드레인 채널이 연결되며, 상기 노드 2에 게이트가 연결된 제 3 MOS 트랜지스터(M3)와; 상기 노드 3과 상기 제 2 전원단자(2) 사이에 소오스-드레인 채널이 연결되며, 상기 노드 3에 게이트가 연결된 제 4 MOS 트랜지스터(M4)와; 상기 노드 2와 노드 4 사이에 소오스-드레인 채널이 연결되며, 상기 노드 3에 게이트가 연결된 제 5 MOS 트랜지스터(M5)와; 상기 노드 2와 상기 제 2 전원단자 사이에 소오스-드레인 채널이 연결되며, 상기 입력단자(3)에 게이트가 연결된 제 6 MOS 트랜지스터(M6)와; 상기 노드 4와 상기 제 2 전원단자(2) 사이에 연결된 저항(R)을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치의 발진회로.
  2. 제 1 항에 있어서,
    상기 제 1 MOS 트랜지스터 내지 제 3 MOS 트랜지스터(M1 - M3)는 P채널 도전형의 MOS 트랜지스터로 구비되는 것을 특징으로 하는 반도체 메모리 장치의 발진회로.
  3. 제 1 항에 있어서,
    상기 제 4 MOS 트랜지스터 내지 제 6 MOS 트랜지스터(M4 - M6)는 n채널 도전형의 MOS 트랜지스터로 구비되는 것을 특징으로 하는 반도체 메모리 장치의 발진회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100810059B1 (ko) 2004-09-17 2008-03-07 주식회사 하이닉스반도체 오실레이터

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