JP2012064017A

JP2012064017A - 電圧降下解析装置、および、電圧降下解析方法

Info

Publication number: JP2012064017A
Application number: JP2010208191A
Authority: JP
Inventors: Tomoyuki Yoda; 田友幸依
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-09-16
Filing date: 2010-09-16
Publication date: 2012-03-29
Also published as: US20120072148A1

Abstract

【課題】電圧降下解析の実行時間を短縮することが可能な電圧降下解析装置を提供する。
【解決手段】電圧降下解析装置の電流解析部は、素子に流れる電流を解析し、素子に流れる電流の電流情報を出力する。電圧降下解析部は、素子の接続、素子の配置、および素子に接続された電源配線の情報を含む回路配置情報と、電流情報と、に基づいて、素子の電圧降下を解析し、素子の電圧降下の電圧降下情報を出力する。コーナ選択部は、複数のコーナ情報を含むコーナ情報リストから素子のコーナ情報を選択する。電圧降下補正部は、電圧降下情報と、選択されたコーナ情報と、コーナ情報と電圧降下情報の補正量との関係を規定する電圧降下補正情報と、に基づいて、電圧降下情報を補正した補正後電圧降下情報を出力する。
【選択図】図１

Description

本発明の実施形態は、例えば、半導体集積回路の電圧降下解析を実施する電圧降下解析装置、および、電圧降下解析方法に関する。

近年、半導体集積回路の微細化・高速化が進み、それに伴いチップ内の電圧降下による回路の誤動作が大きな問題となってきている。

電圧降下による回路の誤動作を防ぐために、電圧降下解析技術、及び電圧降下解析結果を考慮したタイミング解析技術が、非常に重要である。

一方で、微細化によりプロセスばらつきが大きくなってきており、これに伴い、タイミング解析を行うべきコーナ情報数が増加している。

さらに、電圧降下解析もこのコーナ情報毎に行う必要があるため、電圧降下解析を行うべきコーナ数が増加し、電圧降下解析の実行時間が大きな問題となってきている。

特開２００９−２８９０６２特開２００８−３３４０４特開２００４−１５７５８４

電圧降下解析の実行時間を短縮することが可能な電圧降下解析装置を提供する。

実施例に従った電圧降下解析装置は、半導体集積回路を構成する素子の電圧降下を解析する電圧降下解析装置である。電流解析部は、素子の入力信号および出力信号の遷移を規定する動作シナリオ情報と、素子の入力信号の遷移時間を規定する入力信号遷移時間情報と、素子に接続された信号配線の抵抗値および容量値を規定する信号配線負荷情報と、動作シナリオ情報、入力信号遷移時間情報、および信号配線負荷情報と素子に流れる電流との関係を規定するセル消費電流情報と、に基づいて、素子に流れる電流を解析し、素子に流れる電流の電流情報を出力する。電圧降下解析部は、素子の接続、素子の配置、および素子に接続された電源配線の情報を含む回路配置情報と、電流情報と、に基づいて、素子の電圧降下を解析し、素子の電圧降下の電圧降下情報を出力する。コーナ選択部は、複数のコーナ情報を含むコーナ情報リストから素子のコーナ情報を選択する。電圧降下補正部は、電圧降下情報と、選択されたコーナ情報と、コーナ情報と電圧降下情報の補正量との関係を規定する電圧降下補正情報と、に基づいて、電圧降下情報を補正した補正後電圧降下情報を出力する。

図１は、実施形態に係る電圧降下解析装置１００を含むシステムの構成の一例を示す図である。図２は、図１に示す電圧降下解析装置１００より電圧降下解析される素子の回路構成の一例を示す回路図である。図３は、コーナ情報を構成するパラメータ（温度）に対応した電圧降下補正情報の一例を示した図である。図４は、コーナ情報を構成するパラメータ（電圧）に対応した電圧降下補正情報の一例を示した図である。図５は、コーナ情報を構成するパラメータ（トランジスタプロセス）に対応した電圧降下補正情報の一例を示した図である。図６は、コーナ情報を構成するパラメータ（配線プロセス）に対応した電圧降下補正情報の一例を示した図である。図７は、リーク電流に関する電圧降下補正情報の概念の一例を表した図である。図８は、貫通電流に関する電圧降下補正情報の概念の一例を表した図である。図９は、充放電電流に関する電圧降下補正情報の概念の一例を表した図である。図１０は、図１に示す電圧降下解析装置１００の解析対象の素子の電圧降下解析の動作の一例を示すフローチャートである。

以下、各実施例について図面に基づいて説明する。

図１は、実施形態に係る電圧降下解析装置１００を含むシステムの構成の一例を示す図である。

図１に示すように、電圧降下解析装置１００は、データベース１０１にファイル形成で記憶された、動作シナリオ情報１０１ａと、入力信号遷移時間情報１０１ｂと、信号配線負荷情報１０１ｃと、セル消費電流情報１０１ｄと、回路配置情報１０１ｅと、電圧降下補正情報１０１ｆと、コーナ情報リスト１０１ｇとが入力されるようになっている。

この電圧降下解析装置１００は、ユーザが入力装置１０２を介した入力した指令に応じて、上記情報１０１ａ〜１０１ｇに基づいて、解析対象の半導体集積回路を構成する素子の電圧降下を解析し、合計電圧降下情報１００ａを出力するようになっている。

ここで、動作シナリオ情報１０１ａは、該半導体集積回路中の各素子の入力信号、出力信号の遷移を規定する情報である。この動作シナリオ情報１０１ａは、例えば、ＶＣＤ (ＶａｌｕｅＣｈａｎｇｅＤｕｍｐ)、ＴＷＦ（ＴｉｍｉｎｇＷｉｎｄｏｗＦｉｌｅ）等の書式で記述される。

また、入力信号遷移時間情報１０１ｂは、該半導体集積回路中の各素子の入力信号が遷移する遷移時間を規定する情報である。この入力信号遷移時間情報１０１ｂは、例えばＴＷＦ（ＴｉｍｉｎｇＷｉｎｄｏｗＦｉｌｅ）等の書式で記述される。

また、信号配線負荷情報１０１ｃは、該半導体集積回路中の各素子に接続された信号配線の抵抗値、容量値を規定する情報である。この信号配線負荷情報１０１ｃは、例えば、ＳＰＥＦ（ＳｔａｎｄａｒｄＰａｒａｓｉｔｉｃＥｘｔｒａｃｔｉｏｎＦｏｒｍａｔ）等の書式で記述される。

また、セル消費電流情報１０１ｄは、該半導体集積回路中の各素子の消費電流を計算するために必要なセルライブラリである。すなわち、このセル消費電流情報１０１ｄは、動作シナリオ情報１０１ａ、入力信号遷移時間情報１０１ｂ、および信号配線負荷情報１０１ｃと該素子に流れる電流との関係を規定する。このセル消費電流情報１０１ｄは、例えば、ＬｉｂｅｒｔｙやＳＰＩＣＥネットリスト等の書式で記述される。

また、回路配置情報１０１ｅは、該半導体集積回路中の各素子の接続情報、各素子の配置情報、該素子に接続された電源配線情報（電源配線の形状・線幅等）等の情報が含まれる。この回路配置情報１０１ｅは、例えばＤＥＦ（ＤｅｓｉｇｎＥｘｃｈａｎｇｅＦｏｒｍａｔ）、ＬＥＦ（ＬｉｂｒａｒｙＥｘｃｈａｎｇｅＦｏｒｍａｔ）等の書式で記述される。

コーナ情報リスト１０１ｇは、電圧降下解析対象のコーナ情報１１ａである、トランジスタプロセスコーナ、配線プロセスコーナ、電圧コーナ、温度コーナ等の情報から成る。すなわち、コーナ情報１１ａを構成するパラメータは、例えば、トランジスタに流れる電流の大きさを規定するトランジスタプロセス、配線の容量を規定する配線プロセス、電圧、温度等である。通常、解析対象のコーナは複数存在するため、コーナ情報リスト１０１ｇは複数のコーナ情報１１ａを列挙したものとなる。

また、電圧降下補正情報１０１ｆは、選択されたコーナ情報１１ａに応じて、電圧降下量を補正するために必要なライブラリである。この電圧降下補正情報１０１ｆは、コーナ情報１１ａと電圧降下情報（リーク電圧降下情報４ａ、貫通電圧降下情報５ａ、充放電電圧降下情報６ａ）の補正量との関係を規定する。すなわち、この電圧降下補正情報１０１ｆは、コーナ情報１１ａを構成するパラメータと電圧降下量との関係を示したライブラリである。

また、合計電圧降下情報１００ａは、電圧降下解析装置１００の電圧降下解析結果であり、解析対象になった該半導体集積回路中の素子のリーク電流、貫通電流、および充放電電流による電圧降下量の合計の電圧降下量を表す。

ここで、図２は、図１に示す電圧降下解析装置１００より電圧降下解析される素子の回路構成の一例を示す回路図である。

図２に示すように、該素子は、例えば、電源と接地との間に直列に接続され、ゲートが共通に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成されるＣＭＯＳトランジスタである。このＣＭＯＳトランジスタは、ゲートが入力であり、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの接続点が出力になっている。例えば、該半導体集積回路を構成するＮＡＮＤ回路等のセルは、このような素子が複数個接続されて構成される。

ここで、リーク電流は、例えば、図２に示すＣＭＯＳトランジスタ（素子）のｐＭＯＳトランジスタ、ｎＭＯＳトランジスタに流れるリーク電流である。このリーク電流は、入力信号に拘わらず、電源電圧がＣＯＭＳトランジスタに印加されることにより流れる。

また、貫通電流は、例えば、図２に示すＣＭＯＳトランジスタ（素子）のｐＭＯＳトランジスタ、ｎＭＯＳトランジスタの動作時（入力信号の遷移時にｎＭＯＳトランジスタとｐＭＯＳトランジスタの両方がオンする場合）に流れる電流である。

また、充放電電流は、例えば、図２に示すＣＭＯＳトランジスタ（素子）の出力に接続された寄生容量（図示せず）の充放電時にｐＭＯＳトランジスタ、ｎＭＯＳトランジスタに流れる電流である。

なお、一般的に、素子の入力信号・出力信号の遷移の情報と、素子の入力信号が遷移する遷移時間の情報と、素子に接続された信号配線の抵抗値・容量値の情報と、素子を構成するトランジスタの接続関係、トランジスタと配線との接続関係、および、トランジスタのサイズの情報（既述のＬｉｂｅｒｔｙやＳＰＩＣＥネットリスト等）と、に基づいて、該トランジスタにより構成される素子に流れる電流（リーク電流、貫通電流、充放電電流）を算出することは可能である。

また、図１に示すように、電圧降下解析装置１００は、リーク電流解析部１と、貫通電流解析部２と、充放電電流解析部３と、リーク電圧降下解析部４と、貫通電圧降下解析部５と、充放電電圧降下解析部６と、リーク電圧降下補正部７と、貫通電圧降下補正部８と、充放電電圧降下補正部９と、電圧降下合計部１０と、コーナ選択部１１と、を備える。

電流解析部（リーク電流解析部１、貫通電流解析部２、充放電電流解析部３）は、動作シナリオ情報１０１ａと、入力信号遷移時間情報１０１ｂと、信号配線負荷情報１０１ｃと、セル消費電流情報１０１ｄと、に基づいて、該素子に流れる電流を解析し、該素子に流れる電流の電流情報（リーク電流情報１ａ、貫通電流情報２ａ、充放電電流情報３ａ）を出力するようになっている。

すなわち、該電流解析部は、該素子に流れるリーク電流、貫通電流、および充放電電流を解析し、該素子に流れるリーク電流、貫通電流、および充放電電流それぞれの該電流情報を出力する。

電圧降下解析部（リーク電圧降下解析部４、貫通電圧降下解析部５、充放電電圧降下解析部６）は、回路配置情報１０１ｅと電流情報（リーク電流情報１ａ、貫通電流情報２ａ、充放電電流情報３ａ）と、に基づいて、該素子の電圧降下を解析し、該素子の電圧降下の電圧降下情報（リーク電圧降下情報４ａ、貫通電圧降下情報５ａ、充放電電圧降下情報６ａ）を出力するようになっている。

すなわち、該電圧降下解析部は、該素子のリーク電流、貫通電流、および充放電電流による電圧降下を解析し、該素子のリーク電流、貫通電流、および充放電電流によるそれぞれの電圧降下の電圧降下情報を出力する。

コーナ選択部１１は、複数のコーナ情報１１ａを含むコーナ情報リスト１０１ｇから該素子のコーナ情報１１ａを選択するようになっている。

電圧降下補正部（リーク電圧降下補正部７、貫通電圧降下補正部８、充放電電圧降下補正部９）は、電圧降下情報（リーク電圧降下情報４ａ、貫通電圧降下情報５ａ、充放電電圧降下情報６ａ）と、選択されたコーナ情報１１ａと、電圧降下補正情報１０１ｆと、に基づいて、該電圧降下情報を補正した補正後電圧降下情報（補正後リーク電圧降下情報７ａ、補正後貫通電圧降下情報８ａ、補正後充放電電圧降下情報９ａ）を出力する。

すなわち、該電圧降下補正部は、該素子のリーク電流、貫通電流、および充放電電流によるそれぞれの該電圧降下情報を補正したそれぞれの補正後電圧降下情報を出力する。

電圧降下合計部１０は、該素子のリーク電流、貫通電流、および充放電電流に対応する該補正後電圧降下情報を合計し、合計電圧降下情報１００ａとして出力する。

ここで、図３は、コーナ情報を構成するパラメータ（温度）に対応した電圧降下補正情報の一例を示した図である。また、図４は、コーナ情報を構成するパラメータ（電圧）に対応した電圧降下補正情報の一例を示した図である。また、図５は、コーナ情報を構成するパラメータ（トランジスタプロセス）に対応した電圧降下補正情報の一例を示した図である。図６は、コーナ情報を構成するパラメータ（配線プロセス）に対応した電圧降下補正情報の一例を示した図である。

なお、図５において、トランジスタプロセス（ｔｙｐｉｃａｌ）は、トランジスタに流れる電流が通常の値の場合であり、トランジスタプロセス（ｆａｓｔ）は、トランジスタに流れる電流が大きい場合であり、トランジスタプロセス（ｓｌｏｗ）は、トランジスタに流れる電流が小さい場合である。

また、図６において、配線プロセス（ｔｙｐｉｃａｌ）は、信号配線の線幅が通常で、配線容量が通常の場合であり、配線プロセス（Ｃｍｉｎ）は、信号配線の線幅が細く、配線容量が小さい場合であり、配線プロセス（Ｃｍａｘ）は、信号配線の線幅が太く、配線容量が大きい場合である。

図３ないし図６に示すように、電圧降下補正情報１０１ｆは、センター条件(パラメータ（温度）：２５度（図３）、パラメータ（電圧）：１．１Ｖ（図４)、パラメータ（トランジスタプロセス）：ｔｙｐｉｃａｌ（図５）、パラメータ（配線プロセス）：ｔｙｐｉｃａｌ（図６）)での電圧降下量を１．０としている。そして、図３ないし図６においては、センター条件の電圧降下量に対する、該センター条件から外れた各条件の各電圧降下量の相対値（倍）が表されている。

そして、例えば、図３に示すように、リーク電圧降下は、温度２５度の電圧降下量に対して、電圧降下量の相対値は、温度−４０度で０．９倍、温度８５度で８．０倍、温度１２５度で１８０．０倍になる。

また、図３ないし図６においては、電圧降下補正情報１０１ｆをテーブル形式で記述しているが、記述方法はテーブル形式に限られず、後述のように他の形式で電圧降下補正情報１０１ｆを記述するようにしてもよい。

ここで、図７は、リーク電流に関する電圧降下補正情報の概念の一例を表した図である。また、図８は、貫通電流に関する電圧降下補正情報の概念の一例を表した図である。また、図９は、充放電電流に関する電圧降下補正情報の概念の一例を表した図である。

なお、図７ないし図９においては、コーナ情報を構成するパラメータが温度の場合を例示している。

図７ないし図９に示すように、コーナ情報を構成するパラメータ（温度）が変化すると、該パラメータに関連づけられた電圧降下補正量も変化している。

なお、電圧降下補正情報１０１ｆは、コーナ情報１１ａを構成するパラメータと電圧降下量の関係を示した情報であれば、図３ないし図６に示すようなテーブル形式でなくてもよい。例えば、電圧降下補正情報を、図７ないし図９に示すような曲線を表す関数の形式で、記述しても構わない。

次に、以上のような構成を有する電圧降下解析装置１００の電圧降下解析の動作の一例について説明する。

ここで、図１０は、図１に示す電圧降下解析装置１００の解析対象の素子の電圧降下解析の動作の一例を示すフローチャートである。

図１０に示すように、先ず、リーク電流解析部１は、動作シナリオ情報１０１ａ、入力信号遷移時間情報１０１ｂ、信号配線負荷情報１０１ｃ、セル消費電流情報１０１ｄに基づいて、解析対象の各素子のリーク電流を解析する。そして、リーク電流解析部１は、このリーク電流の値をリーク電流情報１ａとして出力する（ステップＳ１）。

なお、このリーク電流解析部１による処理は、一般的な消費電力解析ツールで実施可能である。

ここで、該リーク電流情報１ａは、回路内の各素子が消費するリーク電流の値である。例えば、或る第１の素子のリーク電流は０．１μＡ、他の第２の素子のリーク電流は０．２μＡ等の内容の情報が該リーク電流情報１ａに相当する。

次に、貫通電流解析部２は、動作シナリオ情報１０１ａ、入力信号遷移時間情報１０１ｂ、信号配線負荷情報１０１ｃ、セル消費電流情報１０１ｄに基づいて、解析対象の各素子の貫通電流を解析する。そして、貫通電流解析部２は、この貫通電流の値を貫通電流情報２ａとして出力する（ステップＳ２）。

なお、この貫通電流解析部２による処理は、一般的な消費電力解析ツールで実施可能である。

ここで、該貫通電流情報２ａは、回路内の各素子が消費する貫通電流の値である。例えば、該第１の素子の貫通電流は１０μＡ、該第２の素子の貫通電流は２０μＡ等の内容の情報が該貫通電流情報２ａに相当する。

次に、充放電電流解析部３は、動作シナリオ情報１０１ａ、入力信号遷移時間情報１０１ｂ、信号配線負荷情報１０１ｃ、セル消費電流情報１０１に基づいて、解析対象の各素子の充放電電流を解析する。そして、充放電電流解析部３は、この充放電電流の値を充放電電流情報３ａとして出力する（ステップＳ３）。

なお、この充放電電流解析部３による処理は、一般的な消費電力解析ツールで実施可能である。

ここで、該充放電電流情報３ａは、回路内の各素子が消費する充放電電流の値である。例えば、該第１の素子の充放電電流は１０μＡ、該第２の素子の充放電電流は２０μＡ等の内容の情報が該充放電電流情報３ａに相当する。

なお、上述のステップＳ１〜Ｓ３は、実行される順番が入れ替わっても、また、並行して実行されてもよい。

このように、電流解析部１〜３は、該素子の入力信号および出力信号の遷移を規定する動作シナリオ情報１０１ａと、該素子の該入力信号の遷移時間を規定する入力信号遷移時間情報１０１ｂと、該素子に接続された信号配線の抵抗値および容量値を規定する信号配線負荷情報１０１ｃと、セル消費電流情報１０１ｄと、に基づいて、該素子に流れる電流を解析し、該素子に流れる電流の電流情報１ａ〜３ａを出力する。

次に、リーク電圧降下解析部４は、リーク電流情報１ａおよび回路配置情報１０１ｅに基づいて、解析対象の素子のリーク電流に対する電圧降下を解析し、リーク電圧降下情報４ａを出力する（ステップＳ４）。

なお、このリーク電圧降下解析部４による処理は、一般的な電圧降下解析ツールで実施可能である。

ここで、リーク電圧降下情報４ａとは、該半導体集積回路内の各素子に発生する、リーク電流に起因した電圧降下の値である。例えば、或る第１の素子のリーク電流に起因した電圧降下量が１０ｍＶ、他の第２の素子のリーク電流に起因した電圧降下量が８ｍＶ等の内容の情報が該リーク電圧降下情報４ａに相当する。

次に、貫通電圧降下解析部５は、貫通電流情報２ａおよび回路配置情報１０１ｅに基づいて、解析対象の素子の貫通電流に対する電圧降下を解析し、貫通電圧降下情報５ａを出力する（ステップＳ５）。

なお、この貫通電圧降下解析部５による処理は、一般的な電圧降下解析ツールで実施可能である。

ここで、貫通電圧降下情報５ａとは、該半導体集積回路内の各素子に発生する、貫通電流に起因した電圧降下の値である。例えば、或る第１の素子の貫通電流に起因した電圧降下量が１０ｍＶ、他の第２の素子の貫通電流に起因した電圧降下量が８ｍＶ等の内容の情報が該貫通電圧降下情報５ａに相当する。

次に、充放電電圧降下解析部６は、充放電電流情報３ａおよび回路配置情報１０１ｅに基づいて、解析対象の素子の充放電電流に対する電圧降下を解析し、充放電電圧降下情報６ａを出力する（ステップＳ６）。

なお、この充放電電圧降下解析部６による処理は、一般的な電圧降下解析ツールで実施可能である。

ここで、充放電電圧降下情報６ａとは、該半導体集積回路内の各素子に発生する、充放電電流に起因した電圧降下の値である。例えば、或る第１の素子の充放電電流に起因した電圧降下量が１０ｍＶ、他の第２の素子の充放電電流に起因した電圧降下量が８ｍＶ等の内容の情報が該充放電電圧降下情報６ａに相当する。

なお、上述のステップＳ４〜Ｓ６は、実行される順番が入れ替わっても、また、並行して実行されてもよい。

このように、電圧降下解析部４〜６は、該素子の接続、該素子の配置、および該素子に接続された電源配線の情報を含む回路配置情報１０１ｅと、該電流情報１ａ〜３ａと、に基づいて、該素子の電圧降下を解析し、該素子の電圧降下の電圧降下情報４ａ〜６ａを出力する。

次に、コーナ選択部１１は、複数のコーナ情報１１ａを含むコーナ情報リスト１０１ｇの中から該素子の未選択のコーナ情報１１ａを１つ選択して、そのコーナ情報１１ａを出力する（ステップＳ７）。

次に、リーク電圧降下補正部７は、選択されたコーナ情報１１ａ、電圧降下補正情報１０１ｆに基づいて、リーク電圧降下情報４ａを補正し、補正後リーク電圧降下情報７ａを出力する（ステップＳ８）。

ここで、上記補正の手順は、電圧降下補正情報からの補正量の選択、総補正量の算出、補正量の適用の順である。

補正量の選択では、電圧降下補正情報１０１ｆから、コーナ情報１１ａに対応する補正量を、選択する。

例えば、図３ないし図６に示すように、選択されたコーナ情報１１ａが、温度８５度、電圧１．３V、トランジスタプロセスｔｙｐｉｃａｌ、配線プロセスＣｍｉｎを示す場合、このコーナ情報に対応する電圧降下補正量は、それぞれ、電圧降下補正量（温度）が８．０（図３）、電圧降下補正量（電圧）が３．０（図４）、電圧降下補正量（トランジスタプロセス）が１．０（図５）、電圧降下補正量（配線プロセス）が１．０（図６）となる。

総補正量の算出では、使用する補正量に基づいて、１値の総補正量を算出する。例えば、総補正量の算出式は、式（１）で表される。

総補正量＝｛電圧降下補正量（温度）−１｝＋｛電圧降下補正量（電圧）−１｝＋｛電圧降下補正量（トランジスタプロセス）−１｝＋｛電圧降下補正量（配線プロセス）−１｝＋１・・・（１）

既述の例では、式（１）より、総補正量＝{８．０−１}＋{３．０−１}＋{１．０−１}＋{１．０−１} = １０．０となる。

なお、この式（１）は、コーナ情報１１ａを構成するパラメータの種類等に応じて異なる。

そして、補正量の適用では、総補正量を全ての素子の電圧降下量に乗ずる。例えば、補正前の或る第１の素子の電圧降下量が１ｍＶ、他の第２の素子の電圧降下量が２ｍＶの場合、補正後の該第１の素子の電圧降下量は１０ｍＶ、該第２の素子の電圧降下量は２０ｍＶとなる。

なお、ここでは、リーク電流に関して総補正量を算出しているが、貫通電流、充放電電流に関する総補正量も同様にして算出される。

また、総補正量の算出は、式（１）に限られない。例えば、最小二乗法等の統計的手法を用いて最も誤差が小さくなる総補正量の算出式を求めて使用してもよい。

次に、貫通電圧降下補正部８は、選択されたコーナ情報１１ａ、電圧降下補正情報１０１ｆに基づいて、貫通電圧降下情報５ａを補正し、補正後貫通電圧降下情報８ａを出力する（ステップＳ９）。なお、上記補正の手順は、既述のステップＳ８と同様である。

次に、充放電電圧降下補正部９は、選択されたコーナ情報１１ａ、電圧降下補正情報１０１ｆに基づいて、充放電電圧降下情報６ａを補正し、補正後充放電電圧降下情報９ａを出力する（ステップＳ１０）。なお、上記補正の手順は、既述のステップＳ８と同様である。

なお、上述のステップＳ８〜Ｓ１０は、実行される順番が入れ替わっても、また、並行して実行されてもよい。

このように、電圧降下補正部７〜９は、電圧降下情報４ａ〜６ａと、選択されたコーナ情報１１ａと、コーナ情報１１ａと電圧降下情報４ａ〜６ａの補正量との関係を規定する電圧降下補正情報１０１ｆと、に基づいて、電圧降下情報４ａ〜６ａを補正した補正後電圧降下情報７ａ〜９ａを出力する。

次に、電圧降下合計部１０は、補正後リーク電圧降下情報７ａ、補正後貫通電圧降下情報８ａ、補正後充放電電圧降下情報９ａに基づいて、各電圧降下を合計した合計電圧降下情報１００ａを出力する（ステップＳ１１）。

なお、各電圧降下の合計は、補正後リーク電流電圧降下情報７ａ、補正後貫通電圧降下情報８ａ、補正後充放電電圧降下情報９ａを単純加算することにより、達成される。

例えば、或る第１の素子の補正後リーク電圧降下が２ｍＶ、補正後貫通電圧降下が１ｍＶ、補正後充放電電圧降下が５ｍＶの場合、該第１の素子の合計電圧降下は８（２＋１＋５）ｍＶとなる。

この合計電圧降下情報１００ａが、該当コーナ情報１００ａにおける電圧降下解析装置１００の解析結果となる。

次に、コーナ選択部１１は、未選択のコーナ情報１１ａがあるかどうかを判断し（ステップＳ１２）、未選択のコーナ情報１１ａがあればコーナ情報１１ａを選択するステップＳ７へ戻り、次の選択したコーナ情報１１ａに対応した解析を行う。

以上のフローにより、解析対象である素子をコーナ情報１１ａに対応した条件下で動作させた場合の、リーク電流、貫通電流、および充放電電流に起因する電圧降下を合計した合計電圧降下情報１００ａが取得される。

以上のように、実施例１の電圧降下解析方法によれば、実際に電力解析、電圧降下解析を行うのは、リーク電流を解析するステップＳ１から、充放電電流による電圧降下を解析するステップＳ６までの１回のみである。

そして、コーナ情報リストに書かれたコーナ情報毎に行う処理は、リーク電圧降下を補正するステップＳ８から電圧降下を合計するステップＳ１０までとなる。

ここで、リーク電圧降下を補正するステップＳ８から電圧降下を合計するステップＳ１１までの処理時間は、リーク電流を解析するステップＳ１から、充放電電流による電圧降下を解析するステップＳ６までの処理時間と比較すると無視できるほど小さい。

このため、事実上、リーク電流を解析するステップＳ１から充放電電流による電圧降下を解析するステップＳ６までを１回のみ実行する解析時間で、コーナ情報リストに書かれた全コーナの解析が完了する。

結果として、解析対象の素子の電圧降下解析の実行時間が短縮される。

以上のように、本実施例に係る電圧降下解析装置によれば、電圧降下解析の実行時間を短縮することができる。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１リーク電流解析部、２貫通電流解析部、３充放電電流解析部、４リーク電圧降下解析部、５貫通電圧降下解析部、６充放電電圧降下解析部、７リーク電圧降下補正部、８貫通電圧降下補正部、９充放電電圧降下補正部、１０電圧降下合計部、１１コーナ選択部、１００電圧降下解析装置、１０１データベース、１０２入力装置

Claims

半導体集積回路を構成する素子の電圧降下を解析する電圧降下解析装置であって、
前記素子の入力信号および出力信号の遷移を規定する動作シナリオ情報と、前記素子の前記入力信号の遷移時間を規定する入力信号遷移時間情報と、前記素子に接続された信号配線の抵抗値および容量値を規定する信号配線負荷情報と、前記動作シナリオ情報、前記入力信号遷移時間情報、および前記信号配線負荷情報と前記素子に流れる電流との関係を規定するセル消費電流情報と、に基づいて、前記素子に流れる電流を解析し、前記素子に流れる電流の電流情報を出力する電流解析部と、
前記素子の接続、前記素子の配置、および前記素子に接続された電源配線の情報を含む回路配置情報と、前記電流情報と、に基づいて、前記素子の電圧降下を解析し、前記素子の電圧降下の電圧降下情報を出力する電圧降下解析部と、
複数のコーナ情報を含むコーナ情報リストから前記素子のコーナ情報を選択するコーナ選択部と、
前記電圧降下情報と、選択された前記コーナ情報と、前記コーナ情報と前記電圧降下情報の補正量との関係を規定する電圧降下補正情報と、に基づいて、前記電圧降下情報を補正した補正後電圧降下情報を出力する電圧降下補正部と、を備える
ことを特徴とする電圧降下解析装置。
前記電流解析部は、
前記素子に流れるリーク電流、貫通電流、および充放電電流を解析し、前記素子に流れるリーク電流、貫通電流、および充放電電流それぞれの電流情報を出力し、
前記電圧降下解析部は、
前記素子のリーク電流、貫通電流、および充放電電流による電圧降下を解析し、前記素子のリーク電流、貫通電流、および充放電電流によるそれぞれの電圧降下の電圧降下情報を出力し、
前記電圧降下補正部は、
前記素子のリーク電流、貫通電流、および充放電電流によるそれぞれの電圧降下情報を補正したそれぞれの補正後電圧降下情報を出力し、
前記電圧降下解析装置は、前記素子のリーク電流、貫通電流、および充放電電流に対応する前記補正後電圧降下情報を合計し、合計電圧降下情報として出力する電圧降下合計部をさらに備える
ことを特徴とする請求項２に記載の電圧降下解析装置。
前記コーナ情報を構成するパラメータは、トランジスタに流れる電流の大きさを規定するトランジスタプロセス、配線の容量を規定する配線プロセス、電圧、温度である
ことを特徴とする請求項１または２に記載の電圧降下解析装置。
半導体集積回路を構成する素子の電圧降下を解析する電圧降下解析方法であって、
電流解析部により、前記素子の入力信号および出力信号の遷移を規定する動作シナリオ情報と、前記素子の前記入力信号の遷移時間を規定する入力信号遷移時間情報と、前記素子に接続された信号配線の抵抗値および容量値を規定する信号配線負荷情報と、前記動作シナリオ情報、前記入力信号遷移時間情報、および前記信号配線負荷情報と前記素子に流れる電流との関係を規定するセル消費電流情報と、に基づいて、前記素子に流れる電流を解析し、前記素子に流れる電流の電流情報を出力し、
電圧降下解析部により、前記素子の接続、前記素子の配置、および前記素子に接続された電源配線の情報を含む回路配置情報と、前記電流情報と、に基づいて、前記素子の電圧降下を解析し、前記素子の電圧降下の電圧降下情報を出力し、
コーナ選択部により、複数のコーナ情報を含むコーナ情報リストから前記素子のコーナ情報を選択し、
電圧降下補正部により、前記電圧降下情報と、選択された前記コーナ情報と、前記コーナ情報と前記電圧降下情報の補正量との関係を規定する電圧降下補正情報と、に基づいて、前記電圧降下情報を補正した補正後電圧降下情報を出力する
ことを特徴とする電圧降下解析方法。
前記電流解析部は、前記素子に流れるリーク電流、貫通電流、および充放電電流を解析し、前記素子に流れるリーク電流、貫通電流、および充放電電流それぞれの電流情報を出力し、
前記電圧降下解析部は、前記素子のリーク電流、貫通電流、および充放電電流による電圧降下を解析し、前記素子のリーク電流、貫通電流、および充放電電流によるそれぞれの電圧降下の電圧降下情報を出力し、
前記電圧降下補正部は、前記素子のリーク電流、貫通電流、および充放電電流によるそれぞれの電圧降下情報を補正したそれぞれの補正後電圧降下情報を出力し、
電圧降下合計部により、前記素子のリーク電流、貫通電流、および充放電電流に対応する前記補正後電圧降下情報を合計し、合計電圧降下情報として出力する
ことを特徴とする請求項４に記載の電圧降下解析方法。
前記コーナ情報を構成するパラメータは、トランジスタに流れる電流の大きさを規定するトランジスタプロセス、配線の容量を規定する配線プロセス、電圧、温度である
ことを特徴とする請求項４または５に記載の電圧降下解析方法。