JP2009016559A - 半導体集積回路 - Google Patents

Abstract

【課題】信号対ノイズ比を向上させることが可能な半導体集積回路を提供することを目的とする。
【解決手段】本発明の半導体集積回路１００において、スイッチ回路１３０は、制御回路２００からの制御信号によりキャパシタ部１２０の容量を制御し、インダクタンスＬ１、インダクタンスＬ２及びキャパシタ部１２０の容量による共振周波数をＡ／Ｄコンバータ１１０で扱われる信号の帯域外へ分離する。
【選択図】図４

Description

本発明は、電源とグランドとの間に接続されたキャパシタを有する半導体集積回路に関する。

近年では、各種機能を実現する回路が集積された半導体集積回路がある。図１は、本体回路がＡ／Ｄ（Analog/Digital）コンバータの場合の従来の半導体集積回路を説明する図である。

Ａ／Ｄコンバータ１０はアナログ信号をデジタル信号に変換する回路であり、そのため回路内部にアナログ回路とデジタル回路の両方が存在する。Ａ／Ｄコンバータ１０では、例えばＡ／Ｄコンバータ１０が実装された半導体集積回路２０内のワイヤとリードフレームを通して電源端子Ｖｄｄとグランド端子ＧＮＤとに電源とグランドが接続されて、電源が供給される。通常外部からＡ／Ｄコンバータ１０に与えられる電源は、出力抵抗の低い安定な電源であり少々の内部電流の変化にも対応可能なものが選択される。

ところが半導体集積回路２０内のワイヤとリードフレームはインダクタンスＬ（寄生インダクタンス）を持つ。半導体集積回路２０では、このインダクタンスＬとＡ／Ｄコンバータ１０の内部容量によって、ある特定の周波数で共振し内部の電源端子Ｖｄｄあるいはグランド端子ＧＮＤの電位を変動させることになる。その共振周波数ｆｒは（数１）で表される。

（Ｌ：インダクタンス Ｃ：静電容量）
この共振周波数がアナログ信号の帯域内に存在すると、信号対ノイズ比（Ｓ／Ｎ比）が劣化し、Ａ／Ｄコンバータ１０において所望の特性が得られないことになる。また、共振周波数がアナログ信号の帯域内にない場合でも、デジタル信号の周波数に重なれば信号の遅延や劣化につながり誤動作の原因となる。その他、共振周波数だけでなくその際のインピーダンスＺも、（数２）で表されるように周波数やインダクタンス、容量などによって変化する。

（Ｌ：インダクタンス Ｃ：静電容量 Ｒ：抵抗値 ω:角周波数）
図２は、容量とインダクタンスの異なった組み合わせによるインピーダンスの周波数特性を示す第一の図である。図２の例では、容量が一定の場合にインダクタンスが増減した場合のインピーダンスの周波数特性を示している。図２によれば、容量が一定の場合は、インダクタンスが小さくなると共振周波数は高域側にシフトし、インピーダンスは小さくなっていく。

図３は、容量とインダクタンスの異なった組み合わせによるインピーダンスの周波数特性を示す第二の図である。図３の例では、インダクタンスを一定とした場合に容量値が増減した場合のインピーダンスの周波数特性を示している。図３によれば、インダクタンスが一定の場合は、容量が増加すると共振周波数は低域にシフトし、インピーダンスも小さくなる。

上記特性から、例えば回路の電源部からパッケージの端子部までの寄生インダクタンスが２０ｎＨであり、電源グランド間の容量が５０ｐＦの場合、共振周波数は約１６０ＭＨｚとなる。この周波数は、高速で動作するアナログ信号の帯域内となる場合があり、その場合共振周波数がノイズ源となる。また寄生インダクタンスが１０ｎＨであり、容量が１０ｐＦの場合は、共振周波数は約５００ＭＨｚとなりデジタル信号の帯域内になる場合があり、その場合共振周波数によるノイズ源となる。

このようなノイズを抑えるための技術として、例えば特許文献１には、ドライバのゲート電圧の変動によってドライバのソースに現れる電圧変動を緩和し、データを高速かつ正確に送信できる半導体集積回路が記載されている。特許文献２には、内部ノード上の電圧レベルを安定に一定のレベルに保持する半導体装置が記載されている。特許文献３には、セルベース設計手法を用いて配線領域上にコンデンサセルを配置することにより、電源配線及びＧＮＤ配線間のバイパス用コンデンサをチップサイズの増大なしにＬＳＩ内に実現し、ＬＳＩの耐ノイズ性を向上させるセルベース設計半導体集積回路装置が記載されている。
特開平１１−１０３２４８号公報 特許第３７０５８４２号公報 特許第２６８２３９７号公報

ノイズを抑える最も有効な対策は、寄生インダクタンスを０にすることであるが現実には不可能である。別の対策としては、容量を無限大にすることであり、これによってインピーダンスを０にすることができるがこれも実現不可能である。そこで実際には実現可能な値でインダクタンスと容量の組み合わせることで妥協することになるが、組み合わせによっては共振周波数が信号の帯域内に侵入し、さらにインピーダンスによっては特性の大幅な劣化に繋がりかねない。

本発明は、上記事情を鑑みてこれを解決すべく成されたものであり、信号対ノイズ比を向上させることが可能な半導体集積回路を提供することを目的としている。

本発明は、上記目的を達成するために、以下の如き構成を採用した。

本発明の半導体集積回路は、電源とグランドとの間に接続される本体回路と、前記電源及び／又は前記グランドと前記本体回路と間のインダクタンスと、前記本体回路の前記電源側と、前記本体回路の前記グランド側との間に接続されたキャパシタとを有し、前記キャパシタの容量を制御する制御回路による前記キャパシタの容量の制御により、前記キャパシタと前記インダクタンスによる共振周波数が制御される構成とした。

係る構成によれば、信号対ノイズ比を向上させることが可能な半導体集積回路を提供することができる。

また前記キャパシタは、ｐチャネルトランジスタ又はｎチャネルトランジスタにより構成されることが好ましい。

係る構成によれば、特殊な素子を使用する必要がなくコストを抑えることができる。

また前記キャパシタは、複数のｐチャネルトランジスタ又はｎチャネルトランジスタにより構成され、前記制御回路は、オンにされる前記ｐチャネルトランジスタ又はｎチャネルトランジスタの数を制御する構成とした。

係る構成によれば、オンにされる前記ｐチャネルトランジスタ又は前記ｎチャネルトランジスタの数により、前記キャパシタの容量を制御できる。

また本発明の半導体集積回路は、前記制御回路からの制御信号に基づき前記ｐチャネルトランジスタ又は前記ｎチャネルトランジスタのオン／オフを制御するスイッチ手段を有する構成とした。

係る構成によれば、前記ｐチャネルトランジスタ又は前記ｎチャネルトランジスタのオン／オフにより前記キャパシタの容量を制御できる。

また前記スイッチ手段は、ｐチャネルトランジスタ又はｎチャネルトランジスタにより構成されることが好ましい。

係る構成によれば、回路規模を小さく抑えることができる。

本発明によれば、信号対ノイズ比を向上させることが可能な半導体集積回路を提供することができる。

本発明は、キャパシタの容量を制御することにより、ノイズ源となる共振周波数を低域または高域へシフトさせ、共振周波数を信号の帯域外へ分離させる。
（第一の実施形態）
以下に図面を参照して本発明の第一の実施形態を説明する。図４は、第一の実施形態の半導体集積回路１００を説明する図である。

本実施形態の半導体集積回路１００は、Ａ／Ｄコンバータ１１０、キャパシタ部１２０、スイッチ回路１３０とを有する。

半導体集積回路１００では、Ａ／Ｄコンバータ１１０の電源Ｖｄｄ側と、Ａ／Ｄコンバータ１１０のグランド側との間にキャパシタ部１２０とスイッチ回路１３０とが接続されている。スイッチ回路１３０は、制御回路２００からの制御信号によりキャパシタ部１２０の容量を制御する。本実施形態では、キャパシタ部１２０の容量を制御することで、ノイズ源となる共振周波数をＡ／Ｄコンバータ１１０で扱われる信号の帯域外へ分離する。

Ａ／Ｄコンバータ１１０は、半導体集積回路１００の機能を実現する本体回路である。Ａ／Ｄコンバータ１１０は、半導体集積回路１００の入力端子Ｖｉｎから入力されるアナログ信号をデジタル信号に変換し、半導体集積回路１００の出力端子Ｖｏｕｔからデジタル信号を出力する。

Ａ／Ｄコンバータ１１０は、半導体集積回路１００内のワイヤとリードフレームにより、半導体集積回路１００の外部の電源Ｖｄｄ及びグランドに接続されている。ワイヤとリードフレームは、インダクタンス（寄生インダクタンス）を有する。本実施形態では、Ａ／Ｄコンバータ１１０の電源側のワイヤとリードフレームのインダクタンスをインダクタンスＬ１とし、Ａ／Ｄコンバータ１１０のグランド側のワイヤとリードフレームのインダクタンスをインダクタンスＬ２とした。

キャパシタ部１２０は、スイッチ回路１３０と、Ａ／Ｄコンバータ１１０のグランド側との間に接続されており、複数のｎチャネルトランジスタ１２１により構成されている。ｎチャネルトランジスタ１２１は、ゲートがスイッチ回路１３０を介して電源Ｖｄｄに接続されており、ソース、ドレイン及びバックゲートはグランドに接続されている。ｎチャネルトランジスタ１２１のサイズは、例えばゲート容量がｐＦ（ピコファラド）オーダー以下であることが好ましい。

スイッチ回路１３０は、Ａ／Ｄコンバータ１１０の電源Ｖｄｄ側と、キャパシタ部１２０との間に接続されている。スイッチ回路１３０は、制御回路２００から出力される制御信号に基づき、ｎチャネルトランジスタ１２１のオン／オフを制御する。

本実施形態の半導体集積回路１００では、スイッチ回路１３０がｎチャネルトランジスタ１２１のオン／オフを制御することにより、キャパシタ部１２０の容量を変更することができる。キャパシタ部１２０の容量は、キャパシタ部１２０においてオンとされるｎチャネルトランジスタ１２１の数により決められる。

よって半導体集積回路１００では、キャパシタ部１２０の容量を変更することで、インダクタンスＬ１と、インダクタンスＬ２と、キャパシタ部１２０の容量とによる共振周波数を変更することができる。例えば図３に示したように、インダクタンスが一定の場合には、容量が大きくなるほど共振周波数は小さくなる。本実施形態において例えばインダクタンスＬ１及びＬ２が一定と考えると、キャパシタ部１２０の容量を大きくすれば、共振周波数を低域へシフトさせることができる。またキャパシタ部１２０の容量を小さくすれば、共振周波数を高域へシフトさせることができる。よって共振周波数を、アナログ信号またはデジタル信号の帯域外へ分離させることができる。またインダクタンスＬ１及びＬ２にバラツキが存在する場合でも、キャパシタ部１２０の容量を変更することにより、共振周波数を低域または高域へシフトさせることができる。

尚本実施形態のキャパシタ部１２０は、総容量が、共振周波数を所望の値へシフトさせるために必要な容量以上となるように構成することが望ましい。

以下に本実施形態における制御回路２００とスイッチ回路１３０によるキャパシタ部１２０の容量の制御について説明する。

図５は、第一の実施形態のキャパシタ部１２０の容量の制御について説明する図である。図５では、スイッチ回路１３０がｐチャネルトランジスタ１３１で構成された例を示す。

本実施形態のスイッチ回路１３０は、キャパシタ部１２０を構成するｎチャネルトランジスタ１２１と同数のｐチャネルトランジスタ１３１により構成される。ｐチャネルトランジスタ１３１は、ソースがｎチャネルトランジスタ１２１のゲートに接続されており、ドレインが電源Ｖｄｄに接続されている。またｐチャネルトランジスタ１３１のゲートには、制御回路２００からの制御信号が印加される。

本実施形態では、制御回路２００からスイッチ回路１３０に対してローレベルの制御信号が出力され。ｐチャネルトランジスタ１３１は、ゲートにローレベルの制御信号が印加されるとオンになり、電源Ｖｄｄがキャパタ部１２０のｎチャネルトランジスタ１２１のゲートに印加される。この電源Ｖｄｄによりｎチャネルトランジスタ１２１がオンになる。

キャパシタ部１２０の容量は、オンとされるｎチャネルトランジスタ１２１の数によって変化する。よって本実施形態では、スイッチ回路１３０においてオンとされるｐチャネルトランジスタ１３１の数を制御すれば、キャパシタ部１２０の容量を制御することができる。そこで本実施形態の制御回路２００では、スイッチ回路１３０においてオンとされるｐチャネルトランジスタ１３１の数を制御する。

以下に本実施形態の制御回路２００の制御について説明する。本実施形態の制御回路２００は、半導体集積回路１００と接続されている。制御回路２００には、半導体集積回路１００のキャパシタ部１２０において基準となる初期容量が予め設定されている。制御回路２００は、初期基準の容量を増減させる制御を行う。

より詳細には、制御回路２００では、キャパシタ部１２０の容量を初期容量とするｐチャネルトランジスタ１３１の数が設定されている。制御回路２００は、設定された数のｐチャネルトランジスタ１３１をオンにする制御信号をスイッチ回路１３０へ出力する。尚本実施形態の初期容量は、Ａ／Ｄコンバータ１１０の回路特性から想定されるインダクタンスＬ１及びインダクタンスＬ２と、初期容量とによる共振周波数が、Ａ／Ｄコンバータ１１０で取り扱う信号の帯域外となるように設定する。

半導体集積回路１００では、Ａ／Ｄコンバータ１１０を構成する各素子が集積されて半導体集積回路１００とされると、インダクタンスＬ１とインダクタンスＬ２の値にバラツキが生じる。その結果、インダクタンスＬ１及びインダクタンスＬ２と、初期容量とによる共振周波数が変わり、Ａ／Ｄコンバータ１１０で取り扱う信号の帯域に入る場合がある。このとき制御回路２００により、オンとされるｐチャネルトランジスタ１３１の数を変更して初期容量を増減することで、共振周波数を信号の帯域外へシフトさせる。

図６は、共振周波数のシフトを説明する図である。

本実施形態では、制御回路２００の制御によりオンとされるｐチャネルトランジスタ１３１の数が増加した場合、オンとされるｎチャネルトランジスタ１２１の数も増加し、キャパシタ部１２０の容量は初期容量よりも小さくなる。よって共振周波数は、図６に示すように、信号帯域Ｈから分離された高域へシフトされる。

またオンとされるｐチャネルトランジスタ１３１の数が減少すれば、オンとされるｎチャネルトランジスタ１２１の数も減少し、キャパシタ部１２０の容量は初期容量よりも大きくなる。よって共振周波数は、図６に示すように、信号帯域Ｈから分離された低域へシフトされる。

このように本実施形態によれば、信号帯域内に入り込んだノイズ源となる共振周波数を低域あるいは高域にシフトさせ、信号対ノイズ比を向上させることが可能となる。

また本実施形態では、キャパシタ部１２０をｎチャネルトランジスタ１２１で構成し、スイッチ回路１３０をｐチャネルトランジスタ１３１で構成したため、特殊な素子を使用する必要がなくコストを抑えることができ、かつ回路規模を小さく抑えることができる。また本実施形態では、キャパシタ部１２０を複数のｎチャネルトランジスタ１２１により構成したので、キャパシタ部１２０の容量を細かく設定できる。

尚本実施形態では、制御回路２００が半導体集積回路１００の外部に設けられた構成としたが、制御回路２００は半導体集積回路１００内部に設けられても良い。この場合半導体集積回路１００は、Ａ／Ｄコンバータ１１０、キャパシタ部１２０、スイッチ回路１３０、制御回路２００により構成されることになる。

また本実施形態のスイッチ回路１３０は、ｐチャネルトランジスタ１３１により構成されるものとしたが、これに限定されるものではない。本実施形態のスイッチ回路１３０は、キャパシタ部１２０を構成するｎチャネルトランジスタ１２１のオン／オフを制御できる構成であれば良い。

また本実施形態における共振周波数は、Ａ／Ｄコンバータ１１０の電源側のワイヤとリードフレームのインダクタンスＬ１と、Ａ／Ｄコンバータ１１０のグランド側のワイヤとリードフレームのインダクタンスＬ２と、キャパシタ部１２０の容量による共振周波数としたが、これに限定されるものではない。例えば本実施形態は、共振周波数がインダクタンスＬ１とキャパシタ部１２０の容量とによるものである場合や、インダクタンスＬ２とキャパシタ部１２０の容量とによるものである場合にも同様に適用できる。
（第二の実施形態）
以下に図面を参照して本発明の第二の実施形態について説明する。第二の実施形態ではキャパシタ部１２０Ａをｐチャネルトランジスタ１２１Ａで構成した点が第一の実施形態と相違する。よって以下の本実施形態の説明では、第一の実施形態との相違点についてのみ説明し、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、説明を省略する。

図７は、第二の実施形態の半導体集積回路１００Ａを説明する図である。第二の実施形態の半導体集積回路１００Ａは、キャパシタ部１２０Ａ、スイッチ回路１３０Ａとを有する。

本実施形態のキャパシタ部１２０Ａは、Ａ／Ｄコンバータ１１０の電源Ｖｄｄ側とスイッチ回路１３０Ａとの間に接続されている。キャパシタ部１２０Ａは、複数のｐチャネルトランジスタ１２１Ａにより構成されている。ｐチャネルトランジスタ１２１Ａは、ゲートがスイッチ回路１３０を介してグランドと接続されており、ソースおよびドレイン、バックゲートが電源Ｖｄｄと接続されている。

スイッチ回路１３０Ａは、Ａ／Ｄコンバータ１１０のグランド側と、キャパシタ部１２０Ａとの間に接続されている。スイッチ回路１３０Ａは、半導体集積回路１００Ａに接続された制御回路２００Ａから出力される制御信号に基づき、ｐチャネルトランジスタ１２１Ａのオン／オフを制御する。

以下に本実施形態における制御回路２００Ａとスイッチ回路１３０Ａによるキャパシタ部１２０Ａの容量の制御について説明する。

図８は、第二の実施形態のキャパシタ部１２０Ａの容量の制御について説明する図である。図８では、スイッチ回路１３０Ａがｎチャネルトランジスタ１３１Ａで構成された例を示す。

本実施形態のスイッチ回路１３０Ａは、キャパシタ部１２０Ａを構成するｐチャネルトランジスタ１２１Ａと同数のｎチャネルトランジスタ１３１Ａにより構成される。ｎチャネルトランジスタ１３１Ａは、ソースがｐチャネルトランジスタ１２１Ａのゲートに接続されており、ドレインがグランドに接続されている。またｎチャネルトランジスタ１３１Ａのゲートには、制御回路２００Ａからの制御信号が印加される。

本実施形態では、制御回路２００Ａからスイッチ回路１３０Ａに対してハイレベルの制御信号が出力される。ｎチャネルトランジスタ１３１Ａは、ゲートにハイレベルの制御信号が印加されるとオンになり、キャパタ部１２０のｐチャネルトランジスタ１２１Ａのゲートにローレベルの信号が印加される。この信号によりｐチャネルトランジスタ１２１Ａがオンになる。

本実施形態の制御回路２００Ａの動作は、ハイレベルの信号を制御信号として出力する点を除き、第一の実施形態の制御回路２００と同様である。よって本実施形態によれば、第一の実施形態と同様の効果を得ることができる。

また実施形態の半導体集積回路１００Ａでは、制御回路２００Ａが半導体集積回路１００Ａの外部に設けられる構成としたが、制御回路２００Ａは半導体集積回路１００Ａの内部に設けられても良い。この場合半導体集積回路１００Ａは、Ａ／Ｄコンバータ１１０、キャパシタ部１２０Ａ、スイッチ回路１３０Ａ、制御回路２００Ａを有する構成となる。

また本実施形態のスイッチ回路１３０Ａは、ｎチャネルトランジスタ１３１Ａにより構成されるものとしたが、これに限定されるものではない。本実施形態のスイッチ回路１３０Ａは、キャパシタ部１２０Ａを構成するｐチャネルトランジスタ１２１Ａのオン／オフを制御できる構成であれば良い。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

本体回路がＡ／Ｄ（Analog/Digital）コンバータの場合の従来の半導体集積回路を説明する図である。 容量とインダクタンスの異なった組み合わせによるインピーダンスの周波数特性を示す第一の図である。 容量とインダクタンスの異なった組み合わせによるインピーダンスの周波数特性を示す第二の図である。 第一の実施形態の半導体集積回路１００を説明する図である。 第一の実施形態のキャパシタ部１２０の容量の制御について説明する図である。 共振周波数のシフトを説明する図である。 第二の実施形態の半導体集積回路１００Ａを説明する図である。 第二の実施形態のキャパシタ部１２０Ａの容量の制御について説明する図である。

符号の説明

１００、１００Ａ 半導体集積回路
１１０ Ａ／Ｄコンバータ
１２０、１２０Ａ キャパシタ部
１２１、１３１Ａ ｎチャネルトランジスタ
１２１Ａ、１３１ ｐチャネルトランジスタ
１３０、１３０Ａ スイッチ回路
２００、２００Ａ 制御回路

Claims (5)

1. 電源とグランドとの間に接続される本体回路と、
   前記電源及び／又は前記グランドと前記本体回路と間のインダクタンスと、
   前記本体回路の前記電源側と、前記本体回路の前記グランド側との間に接続されたキャパシタとを有し、
   前記キャパシタの容量を制御する制御回路による前記キャパシタの容量の制御により、前記キャパシタと前記インダクタンスによる共振周波数が制御されることを特徴とする半導体集積回路。
2. 前記キャパシタは、ｐチャネルトランジスタ又はｎチャネルトランジスタにより構成されることを特徴とする請求項１記載の半導体集積回路。
3. 前記キャパシタは、複数の前記ｐチャネルトランジスタ又はｎチャネルトランジスタにより構成され、
   前記制御回路は、オンにされる前記ｐチャネルトランジスタ又はｎチャネルトランジスタの数を制御することを特徴とする請求項２記載の半導体集積回路。
4. 前記制御回路からの制御信号に基づき前記ｐチャネルトランジスタ又はｎチャネルトランジスタのオン／オフを制御するスイッチ手段を有することを特徴とする請求項１ないし３の何れか一項に記載の半導体集積回路。
5. 前記スイッチ手段は、ｐチャネルトランジスタ又はｎチャネルトランジスタにより構成されることを特徴とする請求項４記載の半導体集積回路。

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