JP2017005063A - 電圧発生回路、負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路 - Google Patents
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Abstract
Description
本実施形態の構成を説明するにあたり、まず、GaAs化合物半導体を用いた回路の例として、図5に示したSPDTスイッチによる高周波スイッチ回路の構成及び動作を詳細に説明する。
図1は、本発明の第1の実施形態に係る負電圧発生回路4の構成を示す図である。負電圧発生回路4は、レギュレータ回路30と、負電圧出力チャージポンプ回路50とを有する。負電圧出力チャージポンプ回路50は、例えば図10に示した構成とする。
図3は、本発明の第2の実施形態に係る負電圧発生回路4Aの構成を示す図である。第2の実施形態は、負電圧発生回路4Aにおいて、回路構成を一部変更したレギュレータ回路30Aを備える例である。レギュレータ回路30Aは、ディプレッション型FET32、電流制限抵抗Rr、ショットキーバリアダイオード33、所定段数接続されたピンチオフ電圧補償用のダイオード接続エンハンスメント型FET35Aを有して構成される。
上述した第1及び第2の実施形態の電圧発生回路及び負電圧発生回路を適用した回路について説明する。
2:制御入力端子(VCTL)
3:デコーダ回路(DEC)
4、4A:負電圧発生回路
10:半導体スイッチ回路
11:第1のスイッチ素子
12:第2のスイッチ素子
13:共通端子
14:第1の個別端子
15:第2の個別端子
20:正負電圧デコーダ回路(DEC(−))
21:P型FET
22:ブレークダウン防止用ダイオード
23a:第1の負電圧レベルシフト回路
23b:第2の負電圧レベルシフト回路
24a:第1の出力インバータ回路
24b:第2の出力インバータ回路
25:エンハンスメント型FET
30、30A:レギュレータ回路
31:出力端子(VREG)
32:ディプレッション型FET
33:ショットキーバリアダイオード
34:グランド端子(GND)
35、35A:ダイオード接続エンハンスメント型FET
Rr:電流制限抵抗
40:正負電圧論理回路
41:第1の正負電圧論理出力端子
42:第2の正負電圧論理出力端子
43:第1の正負電圧論理入力端子
44:第2の正負電圧論理入力端子
45:負電圧出力端子(VSS)
50:負電圧出力チャージポンプ回路
51:クロック発生器
52:充放電容量
53:ダイオード接続エンハンスメント型FET
54:出力容量
55:ローパスフィルタ
Claims (6)
- ドレイン端子が電源に接続され、ソース端子が出力に接続されるディプレッション型トランジスタと、
前記ディプレッション型トランジスタのソース端子とゲート端子間に接続される電流制限抵抗と、
前記ディプレッション型トランジスタのゲート端子とグランド端子間に接続される、互いに直列接続されたダイオード及び所定段数のダイオード接続エンハンスメント型トランジスタと、を備え、
前記ディプレッション型トランジスタのピンチオフ電圧の変動に対して、前記ダイオード接続エンハンスメント型トランジスタの順方向電圧が変動して前記ピンチオフ電圧の変動が相殺される、電圧発生回路。 - 請求項1に記載の電圧発生回路であって、
前記ダイオード接続エンハンスメント型トランジスタは、1又は複数の段数のトランジスタがダイオード接続され、当該電圧発生回路又はこの電圧発生回路に接続される回路の特性に応じて、前記トランジスタの接続段数が設定される、電圧発生回路。 - 請求項1又は2に記載の電圧発生回路と、
前記電圧発生回路の出力電圧を用いて負電圧を生成する負電圧出力チャージポンプ回路と、を備え、
前記負電圧出力チャージポンプ回路におけるトランジスタのピンチオフ電圧の変動に対して、前記ダイオード接続エンハンスメント型トランジスタの順方向電圧が変動して前記ピンチオフ電圧の変動が相殺される、負電圧発生回路。 - 請求項3に記載の負電圧発生回路であって、
前記電圧発生回路又は前記負電圧出力チャージポンプ回路におけるトランジスタのピンチオフ電圧の変動によって、前記負電圧出力チャージポンプ回路の出力電圧が低下する場合、前記電圧発生回路の出力電圧は当該負電圧発生回路の出力電圧が上昇するように変動し、前記ピンチオフ電圧の変動によって、前記負電圧出力チャージポンプ回路の出力電圧が上昇する場合、前記電圧発生回路の出力電圧は当該負電圧発生回路の出力電圧が低下するように変動する、負電圧発生回路。 - 請求項3又は4に記載の負電圧発生回路と、
論理入力数に応じて設けられ、前記電圧発生回路の出力の正電圧と前記負電圧発生回路の出力の負電圧とを用いて、論理入力に対して正電圧又は負電圧の論理出力を出力する正負電圧デコーダ回路と、
を備える正負電圧論理回路。 - 請求項5に記載の正負電圧論理回路と、
前記正負電圧論理回路の論理出力数に応じて設けられ、前記正負電圧論理回路から出力される正電圧又は負電圧の論理出力によって、導通状態又は非導通状態となるスイッチ素子を有する半導体スイッチ回路と、
を備える高周波スイッチ回路。
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