KR20060050113A - 출력 회로 - Google Patents

출력 회로 Download PDF

Info

Publication number
KR20060050113A
KR20060050113A KR1020050063049A KR20050063049A KR20060050113A KR 20060050113 A KR20060050113 A KR 20060050113A KR 1020050063049 A KR1020050063049 A KR 1020050063049A KR 20050063049 A KR20050063049 A KR 20050063049A KR 20060050113 A KR20060050113 A KR 20060050113A
Authority
KR
South Korea
Prior art keywords
amplifier
output
power supply
mos transistor
pad
Prior art date
Application number
KR1020050063049A
Other languages
English (en)
Other versions
KR100732578B1 (ko
Inventor
가즈마사 아까이
유끼오 긴
도모꼬 이시즈까
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20060050113A publication Critical patent/KR20060050113A/ko
Application granted granted Critical
Publication of KR100732578B1 publication Critical patent/KR100732578B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H03F3/3022—CMOS common source output SEPP amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/52—Circuit arrangements for protecting such amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/70—Charge amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Amplifiers (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

출력 회로의 패턴 면적을 축소하면서 정전 파괴 강도를 충분히 확보한다. 본 발명의 출력 회로는 제1 앰프(1)와 제2 앰프(2)의 각 출력이 하나의 출력 패드 P2에 접속되고, 내부 회로(3)로부터의 신호 φ1, φ2에 의해 구동되고 있다. 제1 앰프(1)는 제2 앰프(2)보다 큰 구동 능력을 갖고 있다. 제2 앰프(2)의 고전압측 전원 단자 H2에는 전원 패드 P1로부터 제1 보호 저항 소자 r1을 통하여 전원 전압 VDD가 공급되고, 그 저전압측 전원 단자 L2에는 접지 패드 P3으로부터 제2 보호 저항 소자 r2를 통하여 접지 전압 VSS가 공급되고 있다. 또한, 제2 앰프(2)의 출력과 출력 단자 P2 사이에는 제3 보호 저항 소자 r3이 접속되어 있다. 이들 제1 내지 제3 보호 저항 소자 r1, r2, r3은 금속 배선으로 형성되고, 이들 저항값은 10Ω 정도인 것이 바람직하다.
앰프, 접지 전압, 금속 배선, 저항값

Description

출력 회로{OUTPUT CIRCUIT}
도 1은 본 발명의 제1 실시예에 따른 출력 회로의 회로도.
도 2는 본 발명의 제1 실시예에 따른 제1 앰프 및 제2 앰프의 회로도.
도 3은 제1 앰프를 구성하는 N 채널형 MOS 트랜지스터 및 제2 앰프를 구성하는 N 채널형 MOS 트랜지스터의 패턴도.
도 4는 본 발명의 제2 앰프를 구성하는 N 채널형 MOS 트랜지스터 및 제3 보호 저항 소자의 패턴도.
도 5는 본 발명의 제2 실시예에 따른 출력 회로의 회로도.
도 6은 본 발명의 제3 실시예에 따른 출력 회로의 회로도.
도 7은 본 발명의 제4 실시예에 따른 출력 회로의 회로도.
도 8은 종래예에 따른 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 제1 앰프
2 : 제2 앰프
r1: 제1 보호 저항 소자
r2: 제2 보호 저항 소자
r3: 제3 보호 저항 소자
<특허 문헌1> 일본 특개평5-335493호 공보
본 발명은 출력 회로에 관한 것으로, 특히 제1 앰프 및 제2 앰프를 포함하는 출력 회로에 관한 것이다.
일반적으로, MOS 트랜지스터는, 외래 노이즈에 의한 과대 전압이 인가되면 정전 파괴(ESD)가 발생한다. 그 때문에, 특히 입출력 단자에 접속된 MOS 트랜지스터에는 각종 보호 대책이 실시된다. 도 8에 도시하는 출력 회로에서는, 제1 앰프(1)와 제2 앰프(2)의 각 출력이 하나의 출력 패드 P2(출력 단자)에 접속되고, 내부 회로(3)로부터의 신호 φ1, φ2에 의해 구동되고 있다. 제1 앰프(1)는 제2 앰프(2)보다 큰 구동 능력을 갖고 있고, 제1 앰프(1) 및 제2 앰프(2) 중 어느 한쪽 혹은 양방을 동작시키도록 제어함으로써, 앰프의 구동 능력을 가변으로 할 수 있다.
제1 앰프(1)의 고전압측 전원 단자 H1에는 전원 패드 P1로부터 전원 전압 VDD가 공급되고, 그 저전압측 전원 단자 L1에는 접지 패드 P3으로부터 접지 전압 VSS가 공급되고 있다. 마찬가지로, 제2 앰프(2)의 고전압측 전원 단자 H2에는 전원 패드 P1로부터 전원 전압 VDD가 공급되고, 그 저전압측 전원 단자 L2에는 접지패드 P3으로부터 접지 전압 VSS가 공급되고 있다.
제1 앰프(1)와 제2 앰프(2)는 예를 들면, P 채널형의 MOS 트랜지스터와 N 채 널형의 MOS 트랜지스터로 이루어지는 CMOS 인버터를 포함한다. 제1 앰프(1)의 MOS 트랜지스터는, 제2 앰프(2)의 MOS 트랜지스터에 비하여 저저항으로 온하기 때문에, 그 트랜지스터 사이즈(게이트 폭 GW)가 크게 설계되어 있다.
또한, 전원 패드 P1, 출력 패드 P2 및 접지 패드 P3에 각각 인가되는 외래 노이즈에 의한 상기 MOS 트랜지스터의 정전 파괴를 방지하기 위해, 제1 앰프(1)와 제2 앰프(2)의 양방에 대하여, 각각의 패드로부터 직접 접속되는 MOS 트랜지스터의 컨택트의 사이즈, 컨택트와 게이트 사이의 거리, 게이트 길이 및 백 게이트와 소스·드레인 사이의 거리를 각각 최소 디자인 룰보다 상당히 큰 사이즈로 설계하고 있었다(ESD 대응 디자인 룰).
그러나, 전술한 바와 같이 제1 앰프(1)와 제2 앰프(2)의 양방에 대하여 ESD 대응의 디자인 룰에 기초하여 설계하면, 이들을 구성하는 MOS 트랜지스터의 사이즈가 커져, LSI의 칩 사이즈가 커져 버린다고 하는 문제가 있었다.
본 발명의 출력 회로는, 전술한 문제점을 감안하여 이루어진 것으로, 제1 트랜지스터를 포함하는 제1 앰프와, 제2 트랜지스터를 포함하고, 상기 제1 앰프보다 작은 구동 능력을 갖는 제2 앰프를 구비하며, 상기 제2 트랜지스터는 상기 제1 트랜지스터에 비하여 작은 치수의 디자인 룰에 기초하여 설계됨과 함께, 상기 제2 앰프의 출력 단자, 고전압측 전원 단자, 및 저전압측 전원 단자 중 적어도 하나에 보호 저항 소자를 접속한 것을 특징으로 하는 것이다.
이어서, 본 발명의 제1 실시예에 따른 출력 회로에 대하여 도 1을 참조하여 설명한다. 이 출력 회로는, 제1 앰프(1)와 제2 앰프(2)의 각 출력이 하나의 출력 패드 P2(출력 단자)에 접속되고, 내부 회로(3)로부터의 신호 φ1, φ2에 의해 구동되고 있다. 제1 앰프(1)는 제2 앰프(2)보다 큰 구동 능력을 갖고 있고, 제1 앰프(1) 및 제2 앰프(2) 중 어느 한쪽 혹은 양방을 동작시키도록 제어함으로써, 앰프의 구동 능력을 가변으로 할 수 있다.
제1 앰프(1)의 고전압측 전원 단자 H1에는 전원 패드 P1로부터 전원 전압 VDD가 공급되고, 그 저전압측 전원 단자 L1에는 접지 패드 P3으로부터 접지 전압 VSS가 공급되고 있다. 이것에 대하여, 제2 앰프(2)의 고전압측 전원 단자 H2에는 전원 패드 P1로부터 제1 보호 저항 소자 r1을 통하여 전원 전압 VDD가 공급되고, 그 저전압측 전원 단자 L2에는 접지 패드 P3으로부터 제2 보호 저항 소자 r2를 통하여 접지 전압 VSS가 공급되고 있다. 또한, 제2 앰프(2)의 출력과 출력 단자 P2 사이에는 제3 보호 저항 소자 r3이 접속되어 있다. 이들 제1 내지 제3 보호 저항 소자 r1, r2, r3은 후술하는 바와 같이 금속 배선으로 형성되고, 이들 저항값은 10Ω 정도인 것이 바람직하다.
외래 노이즈는 전원 패드 P1, 출력 패드 P2, 접지 패드 P3 중 어디라도 인가될 가능성이 있다. 제1 보호 저항 소자 r1은 전원 패드 P1에 외래 노이즈가 가해졌을 때에 노이즈 전류를 제한하고, 제2 보호 저항 소자 r2는 접지 패드 P3에 외래 노이즈가 가해졌을 때에 노이즈 전류를 제한하고, 제3 보호 저항 소자 r3은 출력 패드 P2에 외래 노이즈가 가해졌을 때에 노이즈 전류를 제한하여 제2 앰프(2)를 보 호하도록 작용한다. 따라서, 제1 보호 저항 소자 r1, 제2 보호 저항 소자 r2, 제3 보호 저항 소자 r3 중 어느 하나를 삽입함으로써, 효과가 있지만, 모든 외래 노이즈에 대하여 정전 파괴 대책을 하기 위해서는, 모든 보호 저항 소자를 삽입해 두는 것이 바람직하다.
이어서, 본 발명의 제1 실시예에 따른 제1 앰프(1), 제2 앰프(2)의 구체적인 회로 구성예에 대하여 도 2를 참조하여 설명한다. 도 2의 (a)는 제1 앰프(1)의 회로도의 출력부이고, 도 2의 (b)는 제2 앰프(2)의 회로도의 출력부이다.
제1 앰프(1)의 출력부는, CMOS 인버터로 구성되고, P 채널형 MOS 트랜지스터 M1의 소스에 전원 패드 P1로부터 전원 전압 VDD가 공급되고, N 채널형 MOS 트랜지스터 M2의 소스에 접지 패드 P3으로부터 접지 전압 VSS가 공급되고 있다. 또한, P 채널형 MOS 트랜지스터 M1의 드레인과 N 채널형 MOS 트랜지스터 M2의 드레인이 접속되고, 그 접속점(즉, 제1 앰프(1)의 출력 단자)은 출력 패드 P2와 접속되어 있다. 또한, P 채널형 MOS 트랜지스터 M1의 게이트 및 N 채널형 MOS 트랜지스터 M2의 게이트에는 신호 φ1이 인가된다.
또한, 제2 앰프(2)의 출력부도 CMOS 인버터로 구성되지만, P 채널형 MOS 트랜지스터 M3의 소스에는 전원 패드 P1로부터 제1 보호 저항 소자 r1을 통하여 전원 전압 VDD가 공급되고, N 채널형 MOS 트랜지스터 M4의 소스에는 접지 패드 P3으로부터 제2 보호 저항 소자 r2를 통하여 접지 전압 VSS가 공급되고 있다. 또한, 이 CMOS 인버터의 출력과 출력 패드 P2 사이에는 제3 보호 저항 소자 r3이 접속되어 있다.
이어서, 제1 앰프(1)를 구성하는 상기 N 채널형 MOS 트랜지스터 M2, 및 제2 앰프(2)를 구성하는 상기 N 채널형 MOS 트랜지스터 M4의 패턴에 대하여 도 3을 참조하며 설명한다. 도 3의 (a)는 N 채널형 MOS 트랜지스터 M2의 평면도이고, 도 3의 (b)는 N 채널형 MOS 트랜지스터 M4의 평면도이다.
N 채널형 MOS 트랜지스터 M2에서는, 소스(11) 및 드레인(12) 상에 각각 컨택트(13S, 13D)가 배치되어 있다. 소스(11)는 컨택트(13S)를 통하여 메탈 배선(14)과 전기적으로 접속되고, 드레인(12)은 컨택트(13D)를 통하여 메탈 배선(15)과 전기적으로 접속되어 있다. 여기서, N 채널형 MOS 트랜지스터 M2는 ESD 대응 디자인 룰에 기초하여 설계되고, 게이트(10)의 게이트 길이 GL1(예를 들면, 1.2㎛), 게이트(10)와 컨택트(13S 13D)와의 간격 EX1, 컨택트의 폭 C1은 각각 크게 형성되어 있다. 또한, 제1 앰프(1)가 구동 능력을 갖게 하기 위해, N 채널형 MOS 트랜지스터 M2의 사이즈(게이트 폭 GW)는 예를 들면 7500㎛와 같이 크게 설계된다.
또한, 제2 앰프(2)를 구성하는 N 채널형 MOS 트랜지스터 M4에서는, 소스(21) 및 드레인(22) 상에 각각 컨택트(23S, 23D)가 배치되어 있다. 소스(21)는 컨택트(23S)를 통하여 메타 배선(24)과 전기적으로 접속되고, 드레인(22)은 컨택트(23D)를 통하여 메탈 배선(25)과 전기적으로 접속되어 있다. 여기서, N 채널형 MOS 트랜지스터 M4에는 ESD 대응 룰이 아니고, 그것보다도 작은 치수의 디자인 룰, 바람직하게는 최소 디자인 룰에 기초하여 설계되고, 게이트(20)의 게이트 길이 GL2(예를 들면, 0.8㎛), 게이트(20)와 컨택트(23S, 23D)와의 간격 EX2, 컨택트의 폭 C2는 각각 작게 형성되어 있다. 또한, 제2 앰프(2)의 구동 능력은, 제1 앰프(1)에 비하 여 작기 때문에, N 채널형 MOS 트랜지스터 M4의 사이즈(게이트 폭 GW)는 예를 들면 20∼30㎛와 같이 작게 설계된다.
또한, 제1 앰프(1)를 구성하는 상기 P 채널형 MOS 트랜지스터 M1과 제2 앰프(2)를 구성하는 상기 P 채널형 MOS 트랜지스터 M3과의 관계에 대해서도 마찬가지이다. 그리고, 도 4에 도시한 바와 같이 N 채널형 MOS 트랜지스터 M4의 소스(21)에 접속된 메탈 배선(24)은 반도체 칩 상에서 연장되어, 지그재그의 패턴 형상으로 되는 제2 보호 저항 소자 r2를 형성하고 있다. 제1 보호 저항 소자 r1 및 제3 보호 저항 소자 r3에 대해서도, 제2 보호 저항 소자 r2와 마찬가지로, 메탈 배선을 지그재그로 하여, LSI 칩 내의 메탈 배선의 빈 스페이스를 유효하게 활용하여 형성하는 것이 바람직하다.
본 실시예에 따르면, 제1 앰프(1)에 대해서는, ESD 대응 디자인 룰로 설계하고 있으므로, 정전 파괴에 강하고, 또한 제2 앰프(2)에 대해서는, ESD 대응 디자인 룰보다도 작은 디자인 룰로 설계하고 있으므로 그 만큼, 패턴 면적을 작게 할 수가 있으며, 게다가 보호 저항 소자를 삽입하고 있으므로, 외래 노이즈에 의한 노이즈 전류를 제한하여, 출력 회로 전체적으로, 충분한 정전 파괴 강도를 확보할 수 있다. 또한, 제2 앰프(2)의 구동 능력은 작으므로, 제1 앰프(1)에 비하여, 보호 저항 소자를 삽입함에 따른 출력 임피던스에의 영향은 작다.
이어서, 본 발명의 제2 실시예에 따른 출력 회로에 대하여 도 5를 참조하여 설명한다. 이 출력 회로는, 제2 앰프(2)의 저전압측 전원 단자 L2에는 제2 보호 저항 소자 r2를 통하여 제1 앰프(1)의 출력이 인가되고 있다. 즉, 제2 앰프(2)에 입력되는 신호 φ2가 VDD와 VSS의 사이의 진폭을 갖고 있다고 하면, 이 제2 앰프(2)는, 그 신호 φ2를 VDD와 제1 앰프(1)의 출력 전압 Vout의 사이의 진폭으로 변환하는 레벨 시프트 회로이다. 이 제2 앰프(2)의 출력은 내부 회로(3)에 입력된다. 다른 구성에 대해서는, 제1 실시예와 마찬가지이다.
이어서, 본 발명의 제3 실시예에 따른 출력 회로에 대하여 도 6을 참조하여 설명한다. 챠지 펌프 회로(6)는, 전원 패드 P4로부터 공급되는 전원 전압 VDD를 승압하는 회로로서, 앰프(7, 8)를 통하여, 출력 패드 P5, P6에 각각, 2VDD, 3VDD라는 전압을 출력한다. 앰프(7, 8)는 제1 실시예 및 제2 실시예의 제1 앰프(1)에 상당하는 구성을 갖고 있다.
참조 부호 4는 제1 레벨 시프트 회로로서, 그 출력은 챠지 펌프 회로(6) 내의 전하 전송 MOS 트랜지스터의 스위칭을 제어한다. 제1 레벨 시프트 회로(4)에는 보호 저항 소자 r6, r7을 통하여, 각각 2VDD, VDD가 공급되고, 제1 실시예 및 제2 실시예의 제2 앰프(2)에 상당하는 구성을 갖고 있다.
참조 부호 5는 제2 레벨 시프트 회로로서, 그 출력은 챠지 펌프 회로(6) 내의 다른 전하 전송 MOS 트랜지스터의 스위칭을 제어한다. 이 제2 레벨 시프트 회로(5)에는 보호 저항 소자 r4, r5를 통하여, 각각 3VDD, 2VDD가 공급되고, 제1 실시예 및 제2 실시예의 제2 앰프(2)에 상당하는 구성을 갖고 있다.
이어서, 본 발명의 제4 실시예에 따른 출력 회로에 대하여 도 7을 참조하여 설명한다. 챠지 펌프 회로(10)는, 접지 패드 P7로부터 접지 전위 VSS가 공급되어, 마이너스의 전압을 생성하는 회로로서, 앰프(11)를 통하여 출력 패드 P8에 -VDD라 는 전압을 출력한다. 앰프(11)는 제1 실시예 및 제2 실시예의 제1 앰프(1)에 상당하는 구성을 갖고 있다. 참조 부호 12는 레벨 시프트 회로로서, 그 출력은 챠지 펌프 회로(10) 내의 전하 전송 MOS 트랜지스터의 스위칭을 제어한다. 레벨 시프트 회로(12)에는 보호 저항 소자 r8, r9를 통하여, 각각 VSS, -VDD가 공급되며, 제1 실시예p 및 제2 실시예의 제2 앰프(2)에 상당하는 구성을 갖고 있다.
또한, 상기한 실시예에서, 제1 앰프(1) 및 제2 앰프(2)를 구성하는 MOS 트랜지스터(예를 들면, M1, M2, M3, M4)의 종류에 대해서는, 이하의 조합 중 어느 하나로 하는 것이 ESD 대책상 바람직하다. 제1 조합은, 제1 앰프(1) 및 제2 앰프(2)의 MOS 트랜지스터를 모두 저내압 MOS 트랜지스터로 구성한다. 제2 조합은, 제1 앰프(1) 및 제2 앰프(2)의 MOS 트랜지스터를 모두 고내압 MOS 트랜지스터로 구성한다. 제3 조합은, 제1 앰프(1)의 MOS 트랜지스터를 저내압 MOS 트랜지스터로 구성하고, 제2 앰프(2)의 MOS 트랜지스터를 고내압 MOS 트랜지스터로 구성한다.
본 발명에 따르면, 상기 제2 트랜지스터는 상기 제1 트랜지스터에 비하여 작은 치수의 디자인 룰에 기초하여 설계됨과 함께, 상기 제2 앰프의 출력 단자, 고전압측 전원 단자, 및 저전압측 전원 단자 중 적어도 하나에 보호 저항 소자를 접속한 것에 의해, 제2 앰프의 사이즈를 축소함과 함께, 그 정전 파괴 강도를 충분히 확보하는 것이 가능하게 된다.

Claims (4)

  1. 제1 트랜지스터를 포함하는 제1 앰프와,
    제2 트랜지스터를 포함하고, 상기 제1 앰프보다 작은 구동 능력을 갖는 제2 앰프를 구비하고, 상기 제2 트랜지스터는 상기 제1 트랜지스터에 비하여 작은 치수의 디자인 룰에 기초하여 설계됨과 함께, 상기 제2 앰프의 출력 단자, 고전압측 전원 단자, 및 저전압측 전원 단자 중 적어도 하나에 보호 저항 소자를 접속한 것을 특징으로 하는 출력 회로.
  2. 제1항에 있어서,
    상기 제1 앰프 및 제2 앰프의 출력이 동일한 출력 단자에 접속되어 있는 것을 특징으로 하는 출력 회로.
  3. 제1항에 있어서,
    상기 제2 앰프의 출력이 반도체 집적 회로 내의 내부 회로에 공급되는 것을 특징으로 하는 출력 회로.
  4. 제3항에 있어서,
    상기 제2 앰프가 레벨 시프트 회로인 것을 특징으로 하는 출력 회로.
KR1020050063049A 2004-07-13 2005-07-13 출력 회로 KR100732578B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00206129 2004-07-13
JP2004206129A JP4568046B2 (ja) 2004-07-13 2004-07-13 出力回路

Publications (2)

Publication Number Publication Date
KR20060050113A true KR20060050113A (ko) 2006-05-19
KR100732578B1 KR100732578B1 (ko) 2007-06-27

Family

ID=35598853

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050063049A KR100732578B1 (ko) 2004-07-13 2005-07-13 출력 회로

Country Status (5)

Country Link
US (1) US7391267B2 (ko)
JP (1) JP4568046B2 (ko)
KR (1) KR100732578B1 (ko)
CN (1) CN100468732C (ko)
TW (1) TWI270973B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7564310B2 (en) 2006-08-30 2009-07-21 Samsung Electronics Co., Ltd. Amplifier for improving electrostatic discharge characteristic

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5272576B2 (ja) * 2008-08-21 2013-08-28 株式会社リコー 出力回路
JP2014103282A (ja) * 2012-11-20 2014-06-05 Toshiba Corp 半導体装置
JP5548284B2 (ja) * 2013-02-11 2014-07-16 ルネサスエレクトロニクス株式会社 半導体集積回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5065343U (ko) * 1973-10-16 1975-06-12
JPS55104109A (en) * 1979-02-05 1980-08-09 Toshiba Corp Differential amplifier
JP2839624B2 (ja) * 1990-02-28 1998-12-16 富士通株式会社 半導体集積回路
JPH04122119A (ja) * 1990-09-13 1992-04-22 Mitsubishi Electric Corp Ｍｏｓ系パワートランジスタの駆動回路
JP3118472B2 (ja) * 1991-08-09 2000-12-18 富士通株式会社 出力回路
JPH05335493A (ja) 1992-05-28 1993-12-17 Sanyo Electric Co Ltd 入力保護回路
JPH09135159A (ja) * 1995-11-07 1997-05-20 Oki Data:Kk 駆動能力切替機能付き出力バッファ装置
EP1115203B1 (en) * 1999-06-18 2006-11-08 Matsushita Electric Industrial Co., Ltd. Output controller
JP4620282B2 (ja) * 2001-04-24 2011-01-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2004172634A (ja) 2004-02-06 2004-06-17 Oki Electric Ind Co Ltd 半導体装置の静電破壊防止保護回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7564310B2 (en) 2006-08-30 2009-07-21 Samsung Electronics Co., Ltd. Amplifier for improving electrostatic discharge characteristic
US7843266B2 (en) 2006-08-30 2010-11-30 Samsung Electronics Co., Ltd. Amplifier for improving electrostatic discharge characteristic

Also Published As

Publication number Publication date
TW200625600A (en) 2006-07-16
KR100732578B1 (ko) 2007-06-27
US7391267B2 (en) 2008-06-24
TWI270973B (en) 2007-01-11
CN100468732C (zh) 2009-03-11
US20060012436A1 (en) 2006-01-19
JP2006033175A (ja) 2006-02-02
JP4568046B2 (ja) 2010-10-27
CN1722434A (zh) 2006-01-18

Similar Documents

Publication Publication Date Title
US10692856B2 (en) Semiconductor integrated circuit device
KR20070026165A (ko) 전원 및 접지배선 아래에 디커플링 캐패시터를 구비하는집적 회로
US7940138B2 (en) Electrostatic discharge protection oscillation circuit in LSI
EP0632560A2 (en) Semiconductor integrated circuit device equipped with protective system for directly discharging surge voltage from pad to discharging line
KR100732578B1 (ko) 출력 회로
JP2013030573A (ja) 半導体装置
US20040120087A1 (en) Semiconductor device including a plurality of power domains
EP0687068A2 (en) Output driver for use in semiconductor integrated circuit
KR20060045372A (ko) 반도체 장치
US7489486B2 (en) Semiconductor device
JP2008305852A (ja) 半導体装置
KR101270335B1 (ko) 반도체 장치
US20040026741A1 (en) Semiconductor integrated circuit device
JP2006332144A (ja) 集積回路
JP2008235625A (ja) 半導体集積回路
KR101279186B1 (ko) 반도체 장치
JP2014041986A (ja) 半導体装置
JP3535744B2 (ja) 半導体集積回路
JP4803866B2 (ja) 半導体装置
JP2006319268A (ja) 半導体集積回路
KR20060001305A (ko) 펌핑 회로에 이용되는 펌핑 캐패시터
JP3175678B2 (ja) 半導体集積回路装置
JP2004186623A (ja) 半導体回路
JP2008227078A (ja) 半導体集積回路
JP2009016559A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120530

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee