JP4568046B2 - 出力回路 - Google Patents

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Description

本発明は出力回路に関し、特に、第１及び第２のアンプを含む出力回路に関する。
一般に、ＭＯＳトランジスタは、外来ノイズよる過大電圧が印加されると静電破壊（ＥＳＤ）が生じる。そのため、特に入出力端子に接続されたＭＯＳトランジスタには各種の保護対策が施される。図８に示す出力回路においては、第１のアンプ１と第２のアンプ２の各出力が１つの出力パッドＰ２（出力端子）に接続され、内部回路３からの信号φ１，φ２によって駆動されている。第１のアンプ１は第２のアンプ２より大きな駆動能力を有しており、第１のアンプ１又は第２のアンプ２のいずれか一方あるいは両方を動作させるように制御することで、アンプの駆動能力を可変にすることができる。
第１のアンプ１の高電圧側電源端子Ｈ１には電源パッドＰ１から電源電圧ＶＤＤが供給され、その低電圧側電源端子Ｌ１には接地パッドＰ３から接地電圧ＶＳＳが供給されている。同様に、第２のアンプ２の高電圧側電源端子Ｈ２には電源パッドＰ１から電源電圧ＶＤＤが供給され、その低電圧側電源端子Ｌ２には接地パッドＰ３から接地電圧ＶＳＳが供給されている。
第１のアンプ１と第２のアンプ２は例えば、Ｐチャネル型のＭＯＳトランジスタとＮチャネル型のＭＯＳトランジスタから成るＣＭＯＳインバータを含む。第１のアンプ１のＭＯＳトランジスタは、第２のアンプ２のＭＯＳトランジスタに比して低抵抗でオンするために、そのトランジスタサイズ（ゲート幅ＧＷ）が大きく設計されている。
また、電源パッドＰ１、出力パッドＰ２及び接地パッドＰ３にそれぞれ印加される外来ノイズによる前記ＭＯＳトランジスタの静電破壊を防止するために、第１のアンプ１と第２のアンプ２の両方について、それぞれのパッドから直接接続されるＭＯＳトランジスタのコンタクトのサイズ、コンタクトとゲートの間の距離、ゲート長及びバックゲートとソース・ドレインの間の距離をそれぞれ最小デザインルールより相当大きなサイズに設計していた。（ＥＳＤ対応デザインルール）
特開平５−３３５４９３号公報
しかしながら、上述のように第１のアンプ１と第２のアンプ２の両方についてＥＳＤ対応のデザインルールに基づいて設計すると、それらを構成するＭＯＳトランジスタのサイズが大きくなり、ＬＳＩのチップサイズが大きくなってしまうという問題があった。
本発明の出力回路は、上述した問題点に鑑みて為されたものであり、第１のトランジスタを含む第１のアンプと、第２のトランジスタを含み、前記第１のアンプより小さい駆動能力を有した第２のアンプと、を備え、前記第２のトランジスタは前記第１のトランジスタに比して小さな寸法のデザインルールに基づいて設計されるとともに、前記第２のアンプの出力端子、高電圧側電源端子、又は低電圧側電源端子のうち少なくとも１つに保護抵抗素子を接続したことを特徴とするものである。
本発明によれば、前記第２のトランジスタは前記第１のトランジスタに比して小さな寸法のデザインルールに基づいて設計されるとともに、前記第２のアンプの出力端子、高電圧側電源端子、又は低電圧側電源端子のうち少なくとも１つに保護抵抗素子を接続したことにより、第２のアンプのサイズを縮小するとともに、その静電破壊強度を十分に確保することが可能になる。
次に、本発明の第１の実施形態に係る出力回路について図１を参照して説明する。この出力回路は、第１のアンプ１と第２のアンプ２の各出力が１つの出力パッドＰ２（出力端子）に接続され、内部回路３からの信号φ１，φ２によって駆動されている。第１のアンプ１は第２のアンプ２より大きな駆動能力を有しており、第１のアンプ１又は第２のアンプ２のいずれか一方あるいは両方を動作させるように制御することで、アンプの駆動能力を可変にすることができる。
第１のアンプ１の高電圧側電源端子Ｈ１には電源パッドＰ１から電源電圧ＶＤＤが供給され、その低電圧側電源端子Ｌ１には接地パッドＰ３から接地電圧ＶＳＳが供給されている。これに対して、第２のアンプ２の高電圧側電源端子Ｈ２には電源パッドＰ１から第１の保護抵抗素子ｒ１を通して電源電圧ＶＤＤが供給され、その低電圧側電源端子Ｌ２には接地パッドＰ３から第２の保護抵抗素子ｒ２を通して接地電圧ＶＳＳが供給されている。また、第２のアンプ２の出力と出力端子Ｐ２の間には第３の保護抵抗素子ｒ３が接続されている。これらの第１乃至第３の保護抵抗素子ｒ１、ｒ２，ｒ３は後述するように金属配線で形成され、それらの抵抗値は１０Ω程度であることが好ましい。
外来ノイズは電源パッドＰ１、出力パッドＰ２，接地パッドＰ３のいずれにも印加される可能性がある。第１の保護抵抗素子ｒ１は電源パッドＰ１に外来ノイズが加わったときにノイズ電流を制限し、第２の保護抵抗素子ｒ２は接地パッドＰ３に外来ノイズが加わったときにノイズ電流を制限し、第３の保護抵抗素子ｒ３は出力パッドＰ２に外来ノイズが加わったときにノイズ電流を制限して第２のアンプ２を保護するように働く。したがって、第１の保護抵抗素子ｒ１、第２の保護抵抗素子ｒ２、第３の保護抵抗素子ｒ３のいずれか１つを挿入することで、効果があるが、すべての外来ノイズに対して静電破壊対策をするには、すべての保護抵抗素子を挿入しておくことが好ましい。
次に、本発明の第１の実施形態に係る第１のアンプ１、第２のアンプ２の具体的な回路構成例について図２を参照して説明する。図２（ａ）は第１のアンプ１の回路図、図２（ｂ）は第２のアンプ２の回路図である。
第１のアンプ１は、ＣＭＯＳインバータで構成され、Ｐチャネル型ＭＯＳトランジスタＭ１のソースに電源パッドＰ１から電源電圧ＶＤＤが供給され、Ｎチャネル型ＭＯＳトランジスタＭ２のソースに接地パッドＰ３から接地電圧ＶＳＳが供給されている。また、Ｐチャネル型ＭＯＳトランジスタＭ１のドレインとＮチャネル型ＭＯＳトランジスタＭ２のドレインが接続され、その接続点（即ち、第１のアンプ１の出力端子）は出力パッドＰ２と接続されている。また、Ｐチャネル型ＭＯＳトランジスタＭ１のゲート及びＮチャネル型ＭＯＳトランジスタＭ２のゲートには信号φ１が印加される。
また、第２のアンプ２もＣＭＯＳインバータで構成されるが、Ｐチャネル型ＭＯＳトランジスタＭ３のソースには第１の保護抵抗素子ｒ１を通して電源電圧ＶＤＤが供給され、Ｎチャネル型ＭＯＳトランジスタＭ４のソースには接地パッドＰ３から第２の保護抵抗素子ｒ２を通して接地電圧ＶＳＳが供給されている。また、このＣＭＯＳインバータの出力と出力パッドＰ２の間には第３の保護抵抗素子ｒ３が接続されている。
次に、第１のアンプ１を構成する前記Ｎチャネル型ＭＯＳトランジスタＭ２、及び第２のアンプ２を構成する前記Ｎチャネル型ＭＯＳトランジスタＭ４のパターンについて図３を参照して説明する。図３（ａ）はＮチャネル型ＭＯＳトランジスタＭ２の平面図、図３（ｂ）はＮチャネル型ＭＯＳトランジスタＭ４の平面図である。
Ｎチャネル型ＭＯＳトランジスタＭ２では、ソース１１及びドレイン１２上にそれぞれコンタクト１３Ｓ，１３Ｄが配置されている。ソース１１はコンタクト１３Ｓを介してメタル配線１４と電気的に接続され、ドレイン１２はコンタクト１３Ｄを介してメタル配線
１５と電気的に接続されている。ここで、Ｎチャネル型ＭＯＳトランジスタＭ２はＥＳＤ対応デザインルールに基づいて設計され、ゲート１０のゲート長ＧＬ１（例えば、１．２μｍ）、ゲート１０とコンタクト１３Ｓ，１３Ｄとの間隔ＥＸ１、コンタクトの幅Ｃ１はそれぞれ大きく形成されている。また、第１のアンプ１の駆動能力を持たせるために、Ｎチャネル型ＭＯＳトランジスタＭ２のサイズ（ゲート幅ＧＷ）は例えば７５００μｍというように大きく設計される。
また、第２のアンプ２を構成するＮチャネル型ＭＯＳトランジスタＭ４では、ソース２１及びドレイン２２上にそれぞれコンタクト２３Ｓ、２３Ｄが配置されている。ソース２１はコンタクト２３Ｓを介してメタル配線２４と電気的に接続され、ドレイン２２はコンタクト２３Ｄを介してメタル配線２５と電気的に接続されている。ここで、Ｎチャネル型ＭＯＳトランジスタＭ４にはＥＳＤ対応ルールではなく、それよりも小さな寸法のデザインルール、好ましくは最小デザインルールに基づいて設計され、ゲート２０のゲート長ＧＬ２（例えば、０．８μｍ）、ゲート２０とコンタクト２３Ｓ、２３Ｄとの間隔ＥＸ２、コンタクトの幅Ｃ２はそれぞれ細く形成されている。また、第２のアンプ２の駆動能力は、第１のアンプ１に比して小さいため、Ｎチャネル型ＭＯＳトランジスタＭ４のサイズ（ゲート幅ＧＷ）は例えば２０〜３０μｍというように小さく設計される。
なお、第１のアンプ１を構成する前記Ｐチャネル型ＭＯＳトランジスタＭ１、と第２のアンプ２を構成する前記Ｐチャネル型ＭＯＳトランジスタＭ３との関係についても同様である。そして、図４に示すように、Ｎチャネル型ＭＯＳトランジスタＭ４のソース２１に接続されたメタル配線２４は半導体チップ上を延在し、つづら折りのパターン形状から成る第２の保護抵抗素子ｒ２を形成している。第１の保護抵抗素子ｒ１及び第３の保護抵抗素子ｒ３についても、第２の保護抵抗素子ｒ２と同様に、メタル配線をつづら折りにして、ＬＳＩチップ内の空きスペースを有効活用して形成することが好ましい。
本実施形態によれば、第１のアンプ１については、ＥＳＤ対応デザインルールで設計しているので、静電破壊に強く、また、第２のアンプ２については、ＥＳＤ対応デザインルールよりも小さなデザインルールで設計しているのでその分、パターン面積を小さくすることができ、しかも、保護抵抗素子を挿入しているので、外来ノイズによるノイズ電流を制限し、出力回路全体として、十分な静電破壊強度を確保することができる。また、第２のアンプ２の駆動能力は小さいので、第１のアンプ１に比して、保護抵抗素子を挿入することによる出力インピーダンスへの影響は小さい。
次に、本発明の第２の実施形態に係る出力回路ついて図５を参照して説明する。この出力回路は、第２のアンプ２の低電圧側電源端子Ｌ２には第２の保護抵抗素子ｒ２を通して第１のアンプ１の出力が印加されている。即ち、第２のアンプ２に入力される信号φ２がＶＤＤとＶＳＳの間の振幅を有しているとすると、この第２のアンプ２は、その信号φ２をＶＤＤと第１のアンプ１の出力電圧Ｖｏｕｔの間の振幅に変換するレベルシフト回路である。この第２のアンプ２の出力は内部回路３に入力される。他の構成については、第１の実施形態と同様である。
次に、本発明の第３の実施形態に係る出力回路について図６を参照して説明する。チャージポンプ回路６は、電源パッドＰ４から供給される電源電圧ＶＤＤを昇圧する回路であって、アンプ７，８を通して、出力パッドＰ５，Ｐ６にそれぞれ、２ＶＤＤ、３ＶＤＤという電圧を出力する。アンプ７，８は第１及び２の実施形態の第１のアンプ１に相当する構成を有している。
４は第１のレベルシフト回路であり、その出力はチャージポンプ回路６内の電荷転送ＭＯＳトランジスタのスイッチングを制御する。第１のレベルシフト回路４には保護抵抗素子ｒ６，ｒ７を通して、それぞれ２ＶＤＤ、ＶＤＤが供給され、第１及び第２の実施形態の第２のアンプ２に相当する構成を有している。
５は第２のレベルシフト回路であり、その出力はチャージポンプ回路６内の他の電荷転送ＭＯＳトランジスタのスイッチングを制御する。この第２のレベルシフト回路５には保護抵抗素子ｒ４，ｒ５を通して、それぞれ３ＶＤＤ、２ＶＤＤが供給され、第１及び第２の実施形態の第２のアンプ２に相当する構成を有している。
次に、本発明の第４の実施形態に係る出力回路ついて図７を参照して説明する。チャージポンプ回路１０には、接地パッドＰ７から接地電位ＶＳＳが供給され、負の電圧を生成する回路であって、アンプ１１を通して、出力パッドＰ８に−ＶＤＤという電圧を出力する。アンプ１１は第１及び２の実施形態の第１のアンプ１に相当する構成を有している。１２はレベルシフト回路であり、その出力はチャージポンプ回路１０内の電荷転送ＭＯＳトランジスタのスイッチングを制御する。レベルシフト回路１２には保護抵抗素子ｒ８，ｒ９を通して、それぞれＶＳＳ、−ＶＤＤが供給され、第の実施形態の第２のアンプ２に相当する構成を有している。
なお、上記の実施形態において、第１のアンプ１及び第２のアンプを構成するＭＯＳトランジスタ（例えば、Ｍ１，Ｍ２，Ｍ３，Ｍ４）の種類については、以下の組合せのいずれかにすることがＥＳＤ対策上好ましい。第１の組合せは、第１のアンプ１及び第２のアンプ２のＭＯＳトランジスタをいずれも低耐圧ＭＯＳトランジスタで構成する。第２の組合せは、第１のアンプ１及び第２のアンプ２のＭＯＳトランジスタをいずれも高耐圧ＭＯＳトランジスタで構成する。第３の組合せは、第１のアンプ１のＭＯＳトランジスタを低耐圧ＭＯＳトランジスタで構成し、第２のアンプ２のＭＯＳトランジスタを高耐圧ＭＯＳトランジスタで構成する。
本発明の第１の実施形態に係る出力回路の回路図である。 本発明の第１の実施形態に係る第１のアンプ及び第２のアンプの回路図である。 第１のアンプを構成するＮチャネル型ＭＯＳトランジスタ及び第２のアンプを構成するＮチャネル型ＭＯＳトランジスタのパターン図である。 本発明の第２のアンプを構成するＮチャネル型ＭＯＳトランジスタ及び第３の保護抵抗素子のパターン図である。 本発明の第２の実施形態に係る出力回路の回路図である。 本発明の第３の実施形態に係る出力回路の回路図である。 本発明の第４の実施形態に係る出力回路の回路図である。 従来例に係る回路図である。

Claims (5)

  1. 第１のトランジスタを含む第１のアンプと、
    第２のトランジスタを含み、前記第１のアンプより小さい駆動能力を有した第２のアンプと、を備え、前記第２のトランジスタは前記第１のトランジスタに比して小さな寸法のデザインルールに基づいて設計されるとともに、前記第２のアンプの出力端子、高電圧側電源端子及び低電圧側電源端子にそれぞれ保護抵抗素子を接続し、
    前記第１のアンプの出力端子、高電圧側電源端子及び低電圧側電源端子には保護抵抗素子を接続しないことを特徴とする出力回路。
  2. 前記第１のアンプ及び第２のアンプの出力が同一の出力端子に接続されていることを特徴とする請求項１に記載の出力回路。
  3. 第１のトランジスタを含む第１のアンプと、
    第２のトランジスタを含み、前記第１のアンプより小さい駆動能力を有した第２のアンプと、を備え、前記第２のトランジスタは前記第１のトランジスタに比して小さな寸法のデザインルールに基づいて設計されるとともに、高電圧側電源端子及び低電圧側電源端子にそれぞれ保護抵抗素子を接続し、前記第２のアンプの出力を半導体集積回路内の内部回路に供給し、
    前記第１のアンプの出力端子、高電圧側電源端子及び低電圧側電源端子には保護抵抗素子を接続しないことを特徴とする出力回路。
  4. 前記第２のアンプがレベルシフト回路であることを特徴とする請求項３に記載の出力回路。
  5. 前記内部回路がチャージポンプ回路であることを特徴とする請求項３または請求項４に記載の出力回路。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100948520B1 (ko) 2006-08-30 2010-03-23 삼성전자주식회사 정전기 특성을 개선한 증폭기
JP5272576B2 (ja) * 2008-08-21 2013-08-28 株式会社リコー 出力回路
JP2014103282A (ja) * 2012-11-20 2014-06-05 Toshiba Corp 半導体装置
JP5548284B2 (ja) * 2013-02-11 2014-07-16 ルネサスエレクトロニクス株式会社 半導体集積回路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03250918A (ja) * 1990-02-28 1991-11-08 Fujitsu Ltd Ｍｉｓｆｅｔ論理回路
JPH0547185A (ja) * 1991-08-09 1993-02-26 Fujitsu Ltd 出力回路
JPH09135159A (ja) * 1995-11-07 1997-05-20 Oki Data:Kk 駆動能力切替機能付き出力バッファ装置
JP2002324847A (ja) * 2001-04-24 2002-11-08 Nec Corp 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5065343U (ja) * 1973-10-16 1975-06-12
JPS55104109A (en) * 1979-02-05 1980-08-09 Toshiba Corp Differential amplifier
JPH04122119A (ja) * 1990-09-13 1992-04-22 Mitsubishi Electric Corp Ｍｏｓ系パワートランジスタの駆動回路
JPH05335493A (ja) 1992-05-28 1993-12-17 Sanyo Electric Co Ltd 入力保護回路
US6424131B1 (en) * 1999-06-18 2002-07-23 Matsushita Electric Industrial Co., Ltd. Output controller
JP2004172634A (ja) 2004-02-06 2004-06-17 Oki Electric Ind Co Ltd 半導体装置の静電破壊防止保護回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03250918A (ja) * 1990-02-28 1991-11-08 Fujitsu Ltd Ｍｉｓｆｅｔ論理回路
JPH0547185A (ja) * 1991-08-09 1993-02-26 Fujitsu Ltd 出力回路
JPH09135159A (ja) * 1995-11-07 1997-05-20 Oki Data:Kk 駆動能力切替機能付き出力バッファ装置
JP2002324847A (ja) * 2001-04-24 2002-11-08 Nec Corp 半導体装置およびその製造方法

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Publication number Publication date
CN100468732C (zh) 2009-03-11
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US20060012436A1 (en) 2006-01-19
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TW200625600A (en) 2006-07-16

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