JP3080028B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特にＭＯＳトランジスタを用いた集積回路に
おいて、入出力回路のＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔ
ｉｃ Ｄｉｓｃｈａｒｇｅ；静電破壊）保護技術に関す
る。
置に関し、特にＭＯＳトランジスタを用いた集積回路に
おいて、入出力回路のＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔ
ｉｃ Ｄｉｓｃｈａｒｇｅ；静電破壊）保護技術に関す
る。
【０００２】
【従来の技術】図３に、ＬＳＩの入力回路の代表的な回
路構成の一例を示す。この入力回路においては、組立用
のパッド３１からＥＳＤ保護部を通り、入力部（この図
ではＣＭＯＳインバータからなる）を通って内部回路に
接続されている。この入力回路において、外部からの静
電気による高電圧は、ＥＳＤ保護部によって弱められ、
入力部に直接加わらないような構成とされている。
路構成の一例を示す。この入力回路においては、組立用
のパッド３１からＥＳＤ保護部を通り、入力部（この図
ではＣＭＯＳインバータからなる）を通って内部回路に
接続されている。この入力回路において、外部からの静
電気による高電圧は、ＥＳＤ保護部によって弱められ、
入力部に直接加わらないような構成とされている。
【０００３】図３を参照して、ＥＳＤ保護部は、Ｎｃｈ
ＭＯＳトランジスタＮＭ２と、ＰｃｈＭＯＳトランジス
タＭＰ２とから構成されている。これらのＭＯＳトラン
ジスタＭＮ２、ＭＰ２は、ともに、ゲート電極がソース
電位にクランプされ、オフ状態となっている。そして、
静電気により高電圧が印加されると、これらのＭＯＳト
ランジスタにおいて、ブレイクダウンやパンチスルーな
どの発生またはダイオードのオンにより、電流が電源Ｖ
ＤＤまたはＧＮＤ（グランド）側に流れることで、Ｐｃ
ｈＭＯＳトランジスタＭＰ１及びＮｃｈＭＯＳトランジ
スタＭＮ１からなる次段の入力部には、高電圧が加わら
ない。
ＭＯＳトランジスタＮＭ２と、ＰｃｈＭＯＳトランジス
タＭＰ２とから構成されている。これらのＭＯＳトラン
ジスタＭＮ２、ＭＰ２は、ともに、ゲート電極がソース
電位にクランプされ、オフ状態となっている。そして、
静電気により高電圧が印加されると、これらのＭＯＳト
ランジスタにおいて、ブレイクダウンやパンチスルーな
どの発生またはダイオードのオンにより、電流が電源Ｖ
ＤＤまたはＧＮＤ（グランド）側に流れることで、Ｐｃ
ｈＭＯＳトランジスタＭＰ１及びＮｃｈＭＯＳトランジ
スタＭＮ１からなる次段の入力部には、高電圧が加わら
ない。
【０００４】図５は、従来のＥＳＤ保護部のレイアウト
の一例を示したものである。図５において、１はＰｃｈ
ＭＯＳトランジスタ、ＮｃｈＭＯＳトランジスタのドレ
イン、２はソース、３はゲート、５はコンタクトをそれ
ぞれ示している。パッド（図３参照）からの電圧は、Ｐ
ｃｈＭＯＳトランジスタ（図３のＭＰ２）及びＮｃｈＭ
ＯＳトランジスタ（図３のＭＮ２）のドレイン１の拡散
層に印加され、電荷が徐々にソース側あるいはサブスト
レート側に抜ける。
の一例を示したものである。図５において、１はＰｃｈ
ＭＯＳトランジスタ、ＮｃｈＭＯＳトランジスタのドレ
イン、２はソース、３はゲート、５はコンタクトをそれ
ぞれ示している。パッド（図３参照）からの電圧は、Ｐ
ｃｈＭＯＳトランジスタ（図３のＭＰ２）及びＮｃｈＭ
ＯＳトランジスタ（図３のＭＮ２）のドレイン１の拡散
層に印加され、電荷が徐々にソース側あるいはサブスト
レート側に抜ける。
【０００５】ここで、電圧が急激に印加されると、電荷
が抜けきらずに、ドレイン１に電荷が溜まる。ドレイン
１に溜められる電荷の許容量を超えると、ドレイン１の
電位が高くなる。そして、ドレイン１の電位がある値以
上になると、ドレイン１のＰＮ接合が破壊される。この
時の電圧が、ＥＳＤ耐圧となる。
が抜けきらずに、ドレイン１に電荷が溜まる。ドレイン
１に溜められる電荷の許容量を超えると、ドレイン１の
電位が高くなる。そして、ドレイン１の電位がある値以
上になると、ドレイン１のＰＮ接合が破壊される。この
時の電圧が、ＥＳＤ耐圧となる。
【０００６】このＥＳＤ耐圧を十分高くするためには、
ある程度電荷を溜める必要があり、このためにドレイン
１の拡散層容量を十分大きくする必要がある。
ある程度電荷を溜める必要があり、このためにドレイン
１の拡散層容量を十分大きくする必要がある。
【０００７】ドレイン１の拡散層容量は、拡散層底面容
量、拡散層側面容量、ゲート側面容量の和になる。例え
ば、ＮｃｈＭＯＳトランジスタでは、 拡散層底面積は、Ａ・Ｗ、 拡散層側面長は、２Ａ＋Ｗ、 ゲート側面長は、Ｗ であり（但し、Ａは図５に示すようにドレイン１の拡散
層のゲート長（チャネル長）方向に沿った長さ）、単位
面積当たりの拡散層底面容量をＣｊ、単位長さ当たりの
拡散層側面容量をＣｊｓｗ、単位長さ当たりのゲート側
面容量をＣｇｄｏ、とすると、ドレイン１のＮｃｈＭＯ
Ｓトランジスタの拡散層容量Ｃは次式（１）で与えられ
る。
量、拡散層側面容量、ゲート側面容量の和になる。例え
ば、ＮｃｈＭＯＳトランジスタでは、 拡散層底面積は、Ａ・Ｗ、 拡散層側面長は、２Ａ＋Ｗ、 ゲート側面長は、Ｗ であり（但し、Ａは図５に示すようにドレイン１の拡散
層のゲート長（チャネル長）方向に沿った長さ）、単位
面積当たりの拡散層底面容量をＣｊ、単位長さ当たりの
拡散層側面容量をＣｊｓｗ、単位長さ当たりのゲート側
面容量をＣｇｄｏ、とすると、ドレイン１のＮｃｈＭＯ
Ｓトランジスタの拡散層容量Ｃは次式（１）で与えられ
る。
【０００８】
【数１】
【０００９】例えばＮｃｈＭＯＳトランジスタのドレイ
ン１において、Ｗ＝１００μｍ、Ａ＝３μｍ、Ｃｊ＝
１．９×１０-4Ｆ／ｍ2、Ｃｊｓｗ＝１．９×１０-10Ｆ
／ｍ、Ｃｇｄｏ＝２．４×１０-10Ｆ／ｍのとき、拡散
層容量は、０．１０１ｐＦになる。
ン１において、Ｗ＝１００μｍ、Ａ＝３μｍ、Ｃｊ＝
１．９×１０-4Ｆ／ｍ2、Ｃｊｓｗ＝１．９×１０-10Ｆ
／ｍ、Ｃｇｄｏ＝２．４×１０-10Ｆ／ｍのとき、拡散
層容量は、０．１０１ｐＦになる。
【００１０】なお、例えば特開昭５７−１５２１６０号
公報には、入力信号遅延を余りおこさず、静電チャージ
に対して十分効果を持つ入力保護回路として、被保護回
路と、この被保護回路に対する入力端子との間の入力経
路に、抵抗Ｒ1を有し、入力端子側に位置する第１の入
力保護装置と、抵抗Ｒ2を有し上記被保護回路側に位置
する第２の入力保護装置とを備えた入力保護回路が提案
されている。
公報には、入力信号遅延を余りおこさず、静電チャージ
に対して十分効果を持つ入力保護回路として、被保護回
路と、この被保護回路に対する入力端子との間の入力経
路に、抵抗Ｒ1を有し、入力端子側に位置する第１の入
力保護装置と、抵抗Ｒ2を有し上記被保護回路側に位置
する第２の入力保護装置とを備えた入力保護回路が提案
されている。
【００１１】
【発明が解決しようとする課題】図３及び図５を参照し
て説明した上記従来技術において、ＥＳＤ耐圧を確保す
るためには、ドレイン部分に電荷を溜める拡散層容量の
確保が必要であり、ドレイン面積を大きくする必要があ
った。このため、ＥＳＤ保護部のレイアウト面積が大き
くなり、ＬＳＩのチップサイズが大きくなっている。
て説明した上記従来技術において、ＥＳＤ耐圧を確保す
るためには、ドレイン部分に電荷を溜める拡散層容量の
確保が必要であり、ドレイン面積を大きくする必要があ
った。このため、ＥＳＤ保護部のレイアウト面積が大き
くなり、ＬＳＩのチップサイズが大きくなっている。
【００１２】また、面積を増やさずにドレイン容量を増
大させるには、プロセスの変更が必要であり、容易には
実現できない。
大させるには、プロセスの変更が必要であり、容易には
実現できない。
【００１３】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ＥＳＤ保護回路
のレイアウト面積を、ＥＳＤ保護の効果を減少すること
なく、縮減可能とし、高集積化及び信頼性向上を達成す
る半導体装置を提供することにある。
てなされたものであって、その目的は、ＥＳＤ保護回路
のレイアウト面積を、ＥＳＤ保護の効果を減少すること
なく、縮減可能とし、高集積化及び信頼性向上を達成す
る半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成する本発
明の半導体装置は、入出力回路のＥＳＤ保護部のＭＯＳ
トランジスタにおいて、ドレイン上に、ゲート電極と同
じ材質からなり平面形状が矩形又は多角形形状の複数個
のパターンが形成され、前記パターンが、ゲートと同電
位とされ、且つ、接地電位もしくは電源電位とされる、
ことを特徴とする。
明の半導体装置は、入出力回路のＥＳＤ保護部のＭＯＳ
トランジスタにおいて、ドレイン上に、ゲート電極と同
じ材質からなり平面形状が矩形又は多角形形状の複数個
のパターンが形成され、前記パターンが、ゲートと同電
位とされ、且つ、接地電位もしくは電源電位とされる、
ことを特徴とする。
【００１５】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明の半導体装置は、その好ま
しい実施の形態において、入力回路のＥＳＤ保護部を構
成するＭＯＳトランジスタのドレイン上に、好ましくは
ゲート電極と同じ材質からなる所定の平面形状、例えば
矩形形状のパターンを所定個数備えたものであり、ドレ
インの拡散層容量のうち、拡散層底面容量は減少するも
のの、ゲート側面容量が増加し、全体ではドレインの拡
散層容量が増加するようにしたものである。これらのパ
ターンは、好ましくは、ゲート形成工程と同一工程で形
成される。
いて以下に説明する。本発明の半導体装置は、その好ま
しい実施の形態において、入力回路のＥＳＤ保護部を構
成するＭＯＳトランジスタのドレイン上に、好ましくは
ゲート電極と同じ材質からなる所定の平面形状、例えば
矩形形状のパターンを所定個数備えたものであり、ドレ
インの拡散層容量のうち、拡散層底面容量は減少するも
のの、ゲート側面容量が増加し、全体ではドレインの拡
散層容量が増加するようにしたものである。これらのパ
ターンは、好ましくは、ゲート形成工程と同一工程で形
成される。
【００１６】本発明の実施の形態においては、入力回路
のＥＳＤ保護部を構成するＭＯＳトランジスタのドレイ
ン上に形成されたパターン上部にコンタクトを備え、該
パターンはＭＯＳトランジスタのソース電位（ＶＤＤま
たはＧＮＤ電位）に配線接続される。
のＥＳＤ保護部を構成するＭＯＳトランジスタのドレイ
ン上に形成されたパターン上部にコンタクトを備え、該
パターンはＭＯＳトランジスタのソース電位（ＶＤＤま
たはＧＮＤ電位）に配線接続される。
【００１７】また、本発明は、その好ましい別の実施の
形態において、入力回路のＥＳＤ保護部を構成するＭＯ
Ｓトランジスタのドレイン上に、ゲート電極の側縁部か
らドレイン側に、すなわち該ゲート電極の長手方向に略
直交する方向に、突出してなるパターンを所定個数備
え、ドレインの拡散層容量のうち、拡散層底面容量は減
少するもののゲート側面容量が増加し、全体では、ドレ
インの拡散層容量が増加するようにしたものである。
形態において、入力回路のＥＳＤ保護部を構成するＭＯ
Ｓトランジスタのドレイン上に、ゲート電極の側縁部か
らドレイン側に、すなわち該ゲート電極の長手方向に略
直交する方向に、突出してなるパターンを所定個数備
え、ドレインの拡散層容量のうち、拡散層底面容量は減
少するもののゲート側面容量が増加し、全体では、ドレ
インの拡散層容量が増加するようにしたものである。
【００１８】また、本発明は、その好ましい実施の形態
において、出力回路のＥＳＤ保護機能を持つ出力用ＭＯ
Ｓトランジスタのドレイン上に、好ましくはゲート電極
と同じ材質からなる所定の平面形状、例えば矩形形状の
パターンを所定個数備え、ドレインの拡散層容量が増加
するようにしてもよい。また出力回路のＥＳＤ保護機能
を持つ出力用ＭＯＳトランジスタのドレイン上に、ゲー
ト電極の側縁部からドレイン側に、すなわち該ゲート電
極の長手方向に直交する方向に、突出してなるパターン
を所定個数備え、ドレインの拡散層容量が増加するよう
な構成としてもよい。
において、出力回路のＥＳＤ保護機能を持つ出力用ＭＯ
Ｓトランジスタのドレイン上に、好ましくはゲート電極
と同じ材質からなる所定の平面形状、例えば矩形形状の
パターンを所定個数備え、ドレインの拡散層容量が増加
するようにしてもよい。また出力回路のＥＳＤ保護機能
を持つ出力用ＭＯＳトランジスタのドレイン上に、ゲー
ト電極の側縁部からドレイン側に、すなわち該ゲート電
極の長手方向に直交する方向に、突出してなるパターン
を所定個数備え、ドレインの拡散層容量が増加するよう
な構成としてもよい。
【００１９】上記したように、本発明の実施の形態にお
いては、ＥＳＤ保護部または出力ＭＯＳトランジスタに
おいて、ゲート形成と同時にドレイン上に面積が小さく
周囲長が長くなるような、ゲート電極と同じ材質のパタ
ーンを形成することにより、ドレインの拡散層容量のう
ち、拡散層底面容量は減少するが ゲート側面容量はそ
れ以上に増加するので、ドレインの拡散層容量は全体的
には増加し、ドレイン容量の減少無しにドレインの面積
を減少できる。
いては、ＥＳＤ保護部または出力ＭＯＳトランジスタに
おいて、ゲート形成と同時にドレイン上に面積が小さく
周囲長が長くなるような、ゲート電極と同じ材質のパタ
ーンを形成することにより、ドレインの拡散層容量のう
ち、拡散層底面容量は減少するが ゲート側面容量はそ
れ以上に増加するので、ドレインの拡散層容量は全体的
には増加し、ドレイン容量の減少無しにドレインの面積
を減少できる。
【００２０】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て説明する。
細に説明すべく、本発明の実施例について図面を参照し
て説明する。
【００２１】図１は、本発明の一実施例におけるＥＳＤ
保護部を説明するためのレイアウト図である。図１を参
照すると、本実施例の半導体装置は、その好ましい実施
の形態において、ドレイン１上にゲート３形成と同時に
ゲート電極と同じ材質のパターン４を形成し、このパタ
ーン４をゲート３と同電位にする。このとき、ドレイン
の拡散層容量のうち、拡散層底面容量は減少するが、ゲ
ート側面容量は増加する。拡散層底面容量よりもゲート
側面容量の方が、同一面積で比較すると、大きいため、
全体の容量は増加する。このため、ドレイン１の容量を
減らさずに、ドレイン１の面積の減少が可能になる。
保護部を説明するためのレイアウト図である。図１を参
照すると、本実施例の半導体装置は、その好ましい実施
の形態において、ドレイン１上にゲート３形成と同時に
ゲート電極と同じ材質のパターン４を形成し、このパタ
ーン４をゲート３と同電位にする。このとき、ドレイン
の拡散層容量のうち、拡散層底面容量は減少するが、ゲ
ート側面容量は増加する。拡散層底面容量よりもゲート
側面容量の方が、同一面積で比較すると、大きいため、
全体の容量は増加する。このため、ドレイン１の容量を
減らさずに、ドレイン１の面積の減少が可能になる。
【００２２】また、本発明の実施例においては、パター
ン４はゲート３と同じ材質でゲート形成と同一製造工程
にて形成されることから、製造プロセスの変更も必要な
く、レイアウト上の変更のみで実現できる点で、従来技
術では解決できなかった、ＥＳＤ保護部の面積縮小を可
能としている。本発明の実施例について以下に更に詳細
に説明する。
ン４はゲート３と同じ材質でゲート形成と同一製造工程
にて形成されることから、製造プロセスの変更も必要な
く、レイアウト上の変更のみで実現できる点で、従来技
術では解決できなかった、ＥＳＤ保護部の面積縮小を可
能としている。本発明の実施例について以下に更に詳細
に説明する。
【００２３】本実施例において、ＥＳＤ保護部は、図３
に示したように、ＮｃｈＭＯＳトランジスタＭＮ２とＰ
ｃｈＭＯＳトランジスタＭＰ２とから構成されている。
ＭＯＳトランジスタＭＮ２、ＭＰ２は、ともに、ゲート
電極がソース電位にクランプされ、オフ状態になってい
る。
に示したように、ＮｃｈＭＯＳトランジスタＭＮ２とＰ
ｃｈＭＯＳトランジスタＭＰ２とから構成されている。
ＭＯＳトランジスタＭＮ２、ＭＰ２は、ともに、ゲート
電極がソース電位にクランプされ、オフ状態になってい
る。
【００２４】図１のレイアウト図を参照して、本実施例
においては、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳ
トランジスタのドレイン１上に、ゲート３形成と同時
に、寸法がａ×ｂの矩形形状の、ゲート電極と同じ材質
からなるパターン４を、合計４９ヶ形成し、パターン４
上部にはコンタクト５′を配置し、アルミ配線にて、各
トランジスタのソース電位、すなわちＰｃｈＭＯＳトラ
ンジスタＭＰ２のソース電位は電源電位ＶＤＤ、Ｎｃｈ
ＭＯＳトランジスタＭＮ２のソース電位は接地電位ＧＮ
Ｄに接続させる。
においては、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳ
トランジスタのドレイン１上に、ゲート３形成と同時
に、寸法がａ×ｂの矩形形状の、ゲート電極と同じ材質
からなるパターン４を、合計４９ヶ形成し、パターン４
上部にはコンタクト５′を配置し、アルミ配線にて、各
トランジスタのソース電位、すなわちＰｃｈＭＯＳトラ
ンジスタＭＰ２のソース電位は電源電位ＶＤＤ、Ｎｃｈ
ＭＯＳトランジスタＭＮ２のソース電位は接地電位ＧＮ
Ｄに接続させる。
【００２５】このとき、拡散層底面容量は、パターン４
の面積分減少するが、ゲート側面容量は、パターン４の
周囲長分増加する。
の面積分減少するが、ゲート側面容量は、パターン４の
周囲長分増加する。
【００２６】図１を参照して、ＥＳＤ保護回路のＮｃｈ
ＭＯＳトランジスタ（図３のＭＮ２に対応）について、
そのドレイン拡散層容量を求めると、以下のようにな
る。
ＭＯＳトランジスタ（図３のＭＮ２に対応）について、
そのドレイン拡散層容量を求めると、以下のようにな
る。
【００２７】 拡散層底面積は、Ａ・Ｗ−４９・ａ・ｂ、 拡散層側面長は、２Ａ＋Ｗ、 ゲート側面長は、２（ａ＋ｂ）・４９十Ｗ、 であるから、単位面積当たりの拡散層底面容量をＣｊ、
単位長さ当たりの拡散層側面容量をＣｊｓｗ、単位長さ
当たりのゲート側面容量をＣｇｄｏ、とすると、この時
のＮｃｈＭＯＳトランジスタのドレイン１の拡散層容量
Ｃｌは次式（２）で与えられる。
単位長さ当たりの拡散層側面容量をＣｊｓｗ、単位長さ
当たりのゲート側面容量をＣｇｄｏ、とすると、この時
のＮｃｈＭＯＳトランジスタのドレイン１の拡散層容量
Ｃｌは次式（２）で与えられる。
【００２８】
【数２】
【００２９】すなわち、このパターンが無いとき（上式
（１）参照）と比べて、本実施例において、ドレイン容
量は、次式（３）だけ増加する。
（１）参照）と比べて、本実施例において、ドレイン容
量は、次式（３）だけ増加する。
【００３０】
【数３】
【００３１】例えば、ａ＝１．５μｍ、ｂ＝１μｍで、
他のパラメータの値が上記従来技術と同一の時、Ｎｃｈ
ＭＯＳトランジスタのドレインの拡散層容量の値は、
０．１４６ｐＦとなり、上記従来技術と同一面積で、
１．４５倍の容量値が得られる。
他のパラメータの値が上記従来技術と同一の時、Ｎｃｈ
ＭＯＳトランジスタのドレインの拡散層容量の値は、
０．１４６ｐＦとなり、上記従来技術と同一面積で、
１．４５倍の容量値が得られる。
【００３２】この結果、本実施例においては、上記従来
技術と同一の容量値を得るのに必要なドレイン面積は、
１／１．４５すなわち約６９％で良いことになる。
技術と同一の容量値を得るのに必要なドレイン面積は、
１／１．４５すなわち約６９％で良いことになる。
【００３３】なお、入力回路のＥＳＤ保護部を構成する
ＰｃｈＭＯＳトランジスタについても、そのドレインの
拡散層容量は、上記したＮｃｈＭＯＳトランジスタと同
様にして求められる。
ＰｃｈＭＯＳトランジスタについても、そのドレインの
拡散層容量は、上記したＮｃｈＭＯＳトランジスタと同
様にして求められる。
【００３４】ところで、本実施例のＥＳＤ保護回路は、
出力回路に対しても適用できる。図４は、出力回路の回
路構成の一例を示す図である。図４を参照して、出力前
段部は、ＰｃｈＭＯＳトランジスタＭＰ３とＮｃｈＭＯ
ＳトランジスタＭＮ３からなり、ＰｃｈＭＯＳトランジ
スタＭＰ３とＮｃｈＭＯＳトランジスタＭＮ４のドレイ
ン同士は接続されて、ＥＳＤ保護機能を持つ出力ＭＯＳ
トランジスタに入力されている。ＥＳＤ保護機能を持つ
出力ＭＯＳトランジスタＭＰ４、ＭＮ４のレイアウト
は、図１に示したレイアウト図と基本的に同様とされて
いる。但し、この出力回路においては、図１を参照し
て、ゲート３は、図４の出力前段部の出力端に接続して
いる。
出力回路に対しても適用できる。図４は、出力回路の回
路構成の一例を示す図である。図４を参照して、出力前
段部は、ＰｃｈＭＯＳトランジスタＭＰ３とＮｃｈＭＯ
ＳトランジスタＭＮ３からなり、ＰｃｈＭＯＳトランジ
スタＭＰ３とＮｃｈＭＯＳトランジスタＭＮ４のドレイ
ン同士は接続されて、ＥＳＤ保護機能を持つ出力ＭＯＳ
トランジスタに入力されている。ＥＳＤ保護機能を持つ
出力ＭＯＳトランジスタＭＰ４、ＭＮ４のレイアウト
は、図１に示したレイアウト図と基本的に同様とされて
いる。但し、この出力回路においては、図１を参照し
て、ゲート３は、図４の出力前段部の出力端に接続して
いる。
【００３５】この出力回路においても、そのＥＳＤ保護
機能を持つ出力ＭＯＳトランジスタにおいては、図１を
参照して、ゲート３と同時に形成するゲート電極と同じ
材質のパターン４は、ゲート３に接続されるが、これら
のパターン４はＧＮＤもしくは電源ＶＤＤに接続しても
良い。
機能を持つ出力ＭＯＳトランジスタにおいては、図１を
参照して、ゲート３と同時に形成するゲート電極と同じ
材質のパターン４は、ゲート３に接続されるが、これら
のパターン４はＧＮＤもしくは電源ＶＤＤに接続しても
良い。
【００３６】図１において、ゲートと同時に形成するゲ
ート電極と同じ材質のパターン４により拡散層容量が増
加するため、パターン４が無い場合に比べて面積縮小が
可能になる。具体的な数値の求め方は、前述した内容と
同じである（上式（２）、（３）参照）。
ート電極と同じ材質のパターン４により拡散層容量が増
加するため、パターン４が無い場合に比べて面積縮小が
可能になる。具体的な数値の求め方は、前述した内容と
同じである（上式（２）、（３）参照）。
【００３７】次に、本発明の第２の実施例について図面
を参照して説明する。
を参照して説明する。
【００３８】図２は、本発明の第２の実施例のＥＳＤ保
護部のレイアウト図である。図２を参照して、本実施例
のＥＳＤ保護部は、ＮｃｈＭＯＳトランジスタとＰｃｈ
ＭＯＳトランジスタから構成されている（回路構成につ
いては図３のＥＳＤ保護部参照）。双方のＭＯＳトラン
ジスタはゲート電極がソース電位にクランプされ、オフ
状態になっている。
護部のレイアウト図である。図２を参照して、本実施例
のＥＳＤ保護部は、ＮｃｈＭＯＳトランジスタとＰｃｈ
ＭＯＳトランジスタから構成されている（回路構成につ
いては図３のＥＳＤ保護部参照）。双方のＭＯＳトラン
ジスタはゲート電極がソース電位にクランプされ、オフ
状態になっている。
【００３９】本実施例においては、ドレイン１上に、ゲ
ート３をゲート３の長手方向に略直交する方向に突き出
したパターン６を、寸法ｃ×ｄの矩形形状（幅ｄ、長さ
ｃ）の大きさで、合計９９ヶ形成する。ここで、ゲート
の突き出し６は、ゲート３と元々つながっているので、
コンタクトを配置して接続する必要が無いという利点が
ある。
ート３をゲート３の長手方向に略直交する方向に突き出
したパターン６を、寸法ｃ×ｄの矩形形状（幅ｄ、長さ
ｃ）の大きさで、合計９９ヶ形成する。ここで、ゲート
の突き出し６は、ゲート３と元々つながっているので、
コンタクトを配置して接続する必要が無いという利点が
ある。
【００４０】このとき、拡散層底面容量は、ゲートの突
き出し６の面積分減少するが、ゲート側面容量は、突き
出し６の周囲長分増加する。
き出し６の面積分減少するが、ゲート側面容量は、突き
出し６の周囲長分増加する。
【００４１】ＮｃｈＭＯＳトランジスタについて、図２
を参照して、ドレイン拡散層容量を求めると以下のよう
になる。
を参照して、ドレイン拡散層容量を求めると以下のよう
になる。
【００４２】 拡散層底面積は、Ａ・Ｗ−９９・ｃ・ｄ、 拡散層側面長は、２Ａ＋Ｗ、 ゲート側面長は、（２ｃ＋ｄ）・９９＋Ｗ−９９・ｄ であるから、単位面積当たりの拡散層底面容量をＣｊ、
単位長さ当たりの拡散層側面容量をＣｊｓｗ、単位長さ
当たりのゲート側面容量をＣｇｄｏとすると、この時の
ＮｃｈＭＯＳトランジスタのドレインの拡散層容量Ｃｌ
は、次式（４）となる。
単位長さ当たりの拡散層側面容量をＣｊｓｗ、単位長さ
当たりのゲート側面容量をＣｇｄｏとすると、この時の
ＮｃｈＭＯＳトランジスタのドレインの拡散層容量Ｃｌ
は、次式（４）となる。
【００４３】
【数４】
【００４４】すなわち、この突き出しパターンが無いと
き（上式（１）参照）に比べて、本実施例において、ド
レイン容量は次式（５）だけ増加する。
き（上式（１）参照）に比べて、本実施例において、ド
レイン容量は次式（５）だけ増加する。
【００４５】 １０８ｃ・Ｃｇｄｏ−９９・ｃ・ｄ・Ｃｊ …(5)
【００４６】例えば、ｃ＝１．５μｍ、ｄ＝０．５μｍ
で他のパラメータの値が従来例と同一の時、ＮｃｈＴｒ
のドレインの拡散層容量の値は０．１２６ｐＦとなり、
同一面積で１．２４倍の容量の値が得られる。従って、
上記従来技術と同一の容量を得るのに、本実施例におい
ては、ドレイン面積は、１／１．３１すなわち約８０％
で良いことになる。ＥＳＤ保護部のＰｃｈＭＯＳトラン
ジスタについても、同様に求めることになる。
で他のパラメータの値が従来例と同一の時、ＮｃｈＴｒ
のドレインの拡散層容量の値は０．１２６ｐＦとなり、
同一面積で１．２４倍の容量の値が得られる。従って、
上記従来技術と同一の容量を得るのに、本実施例におい
ては、ドレイン面積は、１／１．３１すなわち約８０％
で良いことになる。ＥＳＤ保護部のＰｃｈＭＯＳトラン
ジスタについても、同様に求めることになる。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
入力回路のＥＳＤ保護部のＭＯＳトランジスタのドレイ
ン容量または出力回路の出力トランジスタのドレイン容
量を増加させることにより、ドレイン面積を縮減し、Ｌ
ＳＩのチップサイズを小さくすることができるという効
果を奏する。
入力回路のＥＳＤ保護部のＭＯＳトランジスタのドレイ
ン容量または出力回路の出力トランジスタのドレイン容
量を増加させることにより、ドレイン面積を縮減し、Ｌ
ＳＩのチップサイズを小さくすることができるという効
果を奏する。
【００４８】その理由は、本発明においては、ゲート形
成と同時にドレイン上に、面積が小さく周囲長が長くな
るようなゲート電極と同じ材質のパターンを形成するこ
とにより、ドレインの拡散層容量のうち、拡散層底面容
量は減少するが、ゲート側面容量はそれ以上に増加する
ので、ドレインの拡散層容量が全体的には増加する、か
らである。
成と同時にドレイン上に、面積が小さく周囲長が長くな
るようなゲート電極と同じ材質のパターンを形成するこ
とにより、ドレインの拡散層容量のうち、拡散層底面容
量は減少するが、ゲート側面容量はそれ以上に増加する
ので、ドレインの拡散層容量が全体的には増加する、か
らである。
【図１】本発明の一実施例のＥＳＤ保護部のレイアウト
図である。
図である。
【図２】本発明の第２の実施例のＥＳＤ保護部のレイア
ウト図である。
ウト図である。
【図３】ＥＳＤ保護部を備えた入力回路の回路構成を示
す図である。
す図である。
【図４】ＥＳＤ保護機能を備えた出力回路の回路構成を
示す図である。
示す図である。
【図５】従来のＥＳＤ保護部のレイアウト図である。
１ ドレイン ２ ソース ３ ゲート ４ ゲート形成と同時に形成するゲート電極と同じ材質
のパターン ５ コンタクト ６ ゲートの突き出し
のパターン ５ コンタクト ６ ゲートの突き出し
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8232 - 21/8238 H01L 21/822 H01L 27/085 - 21/092 H01L 29/78 H01L 27/04
Claims (6)
- 【請求項１】入出力回路のＥＳＤ保護部のＭＯＳトラン
ジスタにおいて、 ドレイン上に、ゲート電極と同じ材質からなり平面形状
が矩形又は多角形形状の複数個のパターンが形成され、
前記パターンが、ゲートと同電位とされ、且つ、接地電
位もしくは電源電位と同電位とされる、ことを特徴とす
る半導体装置。 - 【請求項２】入力回路のＥＳＤ保護部を構成するＭＯＳ
トランジスタのドレイン上に、ゲート電極と同じ材質か
らなり平面形状が矩形または多角形形状の複数個のパタ
ーンが形成され、前記パターンが、ゲートと同電位とさ
れ、且つ、接地電位もしくは電源電位と同電位とされ、
前記ＭＯＳトランジスタがオフ状態とされている、こと
を特徴とする半導体装置。 - 【請求項３】入力回路のＥＳＤ保護部を構成するＭＯＳ
トランジスタのドレイン上に、ゲート電極の側縁部から
前記ドレイン側に突出してなるパターンを所定個数備え
ていることを特徴とする半導体装置。 - 【請求項４】出力回路のＥＳＤ保護機能を持つ出力用Ｍ
ＯＳトランジスタのドレイン上に、ゲート電極と同じ材
質からなり平面形状が矩形または多角形形状の複数個の
パターンが形成され、前記パターンが前記ゲート電極と
接続されてゲート電位と同電位とされるか、または、前
記パターンが接地もしくは電源に接続され接地電位もし
くは電源電位と同電位とされる、ことを特徴とする半導
体装置。 - 【請求項５】出力回路のＥＳＤ保護機能を持つ出力用Ｍ
ＯＳトランジスタのドレイン上に、ゲート電極の側縁部
から前記ドレイン側に突出してなるパターンを所定個数
備えていることを特徴とする半導体装置。 - 【請求項６】前記パターンが、前記ゲートの形成工程と
同一工程で形成されることを特徴とする請求項２乃至４
のいずれか一に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09061897A JP3080028B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09061897A JP3080028B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242296A JPH10242296A (ja) | 1998-09-11 |
| JP3080028B2 true JP3080028B2 (ja) | 2000-08-21 |
Family
ID=13184404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09061897A Expired - Fee Related JP3080028B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080028B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004014463A1 (ja) * | 2002-08-08 | 2004-02-19 | Asahi Kasei Medical Co., Ltd. | 血液浄化装置およびその運転方法 |
| US9100195B2 (en) | 2006-12-27 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Switch device and power supply control system |
| KR101794581B1 (ko) * | 2016-01-25 | 2017-11-07 | 유니온라이트 주식회사 | 센서등 겸용 비상조명장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587320B1 (en) * | 2000-01-04 | 2003-07-01 | Sarnoff Corporation | Apparatus for current ballasting ESD sensitive devices |
| JP4398824B2 (ja) * | 2004-09-08 | 2010-01-13 | 株式会社東芝 | パターンデータの補正方法、フォトマスクの製造方法、半導体装置の製造方法及びプログラム |
| JP5133510B2 (ja) * | 2005-08-24 | 2013-01-30 | ラピスセミコンダクタ株式会社 | 半導体装置およびその製造方法 |
-
1997
- 1997-02-28 JP JP09061897A patent/JP3080028B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004014463A1 (ja) * | 2002-08-08 | 2004-02-19 | Asahi Kasei Medical Co., Ltd. | 血液浄化装置およびその運転方法 |
| US9100195B2 (en) | 2006-12-27 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Switch device and power supply control system |
| KR101794581B1 (ko) * | 2016-01-25 | 2017-11-07 | 유니온라이트 주식회사 | 센서등 겸용 비상조명장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10242296A (ja) | 1998-09-11 |
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