JP4803866B2

JP4803866B2 - 半導体装置

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Publication number: JP4803866B2
Application number: JP2000230277A
Authority: JP
Inventors: 崇順中嶋
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2000-07-31
Filing date: 2000-07-31
Publication date: 2011-10-26
Anticipated expiration: 2020-07-31
Also published as: JP2002043532A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、詳しくは入出力部に保護回路を設けて静電気等の高電圧負荷による破壊から内部回路を保護できるように構成した半導体装置に関する。
【０００２】
【従来の技術】
摩擦等により発生する静電気によって数十Ｖ〜数十ｋＶもの高電圧に帯電した人間や機械等が半導体装置に触れると、静電気による電荷が半導体装置の端子及び内部回路を介して数μｓ〜数ｍｓの短時間で一気に放電されることがある。このような急激な放電が生じた場合には半導体装置の内部素子が破壊され、その機能や特性を損ねることがある。
【０００３】
特に、ゲート酸化膜の耐電圧が比較的低い電界効果型（ＭＯＳ）トランジスタを内部回路に有するＣＭＯＳやＢｉ−ＣＭＯＳ等の半導体装置の場合は、過大な高電圧の印加によりトランジスタのゲート酸化膜が破壊されやすい。そこで、一般的には静電気等により印加された高電圧による電流をインピーダンスの低い電源電圧線または基準電圧線に流して、半導体装置を静電破壊から保護するようにした保護回路を入出力部に設けるようにしている。
【０００４】
図５は従来の半導体装置の一構成例を示す回路図であり、特に半導体装置の入出力部周辺を示した図である。図中に示すように、半導体装置１００の入力端子もしくは出力端子となる外部入出力端子Ｔ１（以下、パッドＴ１と呼ぶ）は、保護回路１０１及び入出力回路２０１を介して内部回路３００に接続されている。
【０００５】
保護回路１０１は、パッドＴ１にアノードが接続され電源電圧線（Ｖ_DD）にカソードが接続された第１ダイオードＤ１ａと、基準電圧線（ＧＮＤ）にアノードが接続されパッドＴ１にカソードが接続された第２ダイオードＤ１ｂを有している。また、電源電圧線と基準電圧線との間には、ゲート及びソースが電源電圧線に接続されドレインが基準電圧線に接続されたＰチャネルＭＯＳトランジスタＰ１と、ゲート及びソースが基準電圧線に接続されドレインが電源電圧線に接続されたＮチャネルＭＯＳトランジスタＮ１を設けている。ここで、ＰチャネルＭＯＳトランジスタＰ１のゲートは反転端子としている。
【０００６】
上記回路構成から成る半導体装置１００において、パッドＴ１に所定範囲内の電圧が加わっている場合には、第１ダイオードＤ１ａ及び第２ダイオードＤ１ｂはいずれも逆バイアス状態となっている。よって、パッドＴ１は電源電圧線及び基準電圧線のいずれにも接続されないため、正常に入出力動作を行うことができる。
【０００７】
一方、パッドＴ１に所定値以上の高電圧が加わった場合には第１ダイオードＤ１ａが順バイアス状態となるため、その電荷は第１ダイオードＤ１ａを介して電源電圧線に流れるようになる。よって、パッドＴ１に加わった異常電圧による内部回路３００の破壊を防止することができる。
【０００８】
また、さらに高い電圧がパッドＴ１に加わって電源電圧線の電位が部分的に上昇し、電源電圧線と基準電圧線との電位差がＮチャネルＭＯＳトランジスタＮ１のパンチスルー電圧もしくはＰチャネルＭＯＳトランジスタＰ１のブレークダウン電圧より大きくなった場合には、ＮチャネルＭＯＳトランジスタＮ１もしくはＰチャネルＭＯＳトランジスタＰ１を介して電源電圧線に蓄えられた電荷を基準電圧線に逃がすことができる。これにより、電源電圧線と基準電圧線との電位差が変動することを抑制できるので、電圧変動によって入出力回路２０１や内部回路３００等が破壊されることを防止できる。
【０００９】
逆に、パッドＴ１に加わる電圧が所定値を下回った場合には第２ダイオードＤ１ｂが順バイアス状態となるため、基準電圧線から第２ダイオードＤ１ｂを介してパッドＴ１に電流が流れるようになる。さらにパッドＴ１の電位が下がって基準電圧線の電位が部分的に低下し、電源電圧線と基準電圧線との電位差がＰチャネルＭＯＳトランジスタＰ１のパンチスルー電圧より大きくなった場合には、ＰチャネルＭＯＳトランジスタＰ１が導通するので電源電圧線から基準電圧線に電流を流すことができる。
【００１０】
一方、基準電圧線に静電気等による高電圧が印加されて基準電圧線の電位が部分的に上昇した場合には、第２ダイオードＤ１ｂ及び第１ダイオードＤ１ａもしくはＮチャネルＭＯＳトランジスタＮ１を介して基準電圧線から電源電圧線に電流が流れることになる。これにより、電源電圧線と基準電圧線との電位差が変動することを抑制できるので、電圧変動によって入出力回路２０１や内部回路３００等が破壊されることを防止できる。
【００１１】
上記構成から成る半導体装置であれば、静電気等によりパッドＴ１に加わる電圧が所定電圧範囲を超えた場合であっても、内部回路３００が異常電圧によって破壊されることを防止することができる。また、電源電圧線と基準電圧線との電位差が変動することも抑制できるので、静電破壊されにくい半導体装置を提供することができる。
【００１２】
【発明が解決しようとする課題】
ここで、通常の半導体装置には前述の外部入出力端子が複数設けられており、より静電破壊されにくい半導体装置を提供するためには、全ての外部入出力端子毎に上記構成の保護回路を設けることが理想的である。また、外部入出力端子と保護回路との相対的な位置関係をできる限り近付けることにより、異常電圧が外部入出力端子に加わった場合でも、より迅速に電源電圧線もしくは基準電圧線に電荷を逃がすことができ、内部回路の保護効果向上を図ることができる。
【００１３】
一方、近年の半導体装置はますます高集積化が進み、半導体チップ上の各外部入出力端子同士は非常に密接したレイアウト配置となっている。このように密接した各外部入出力端子の近傍に前述のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを設けようとした場合には、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの間に生じるラッチアップと呼ばれる現象が問題となる。
【００１４】
ラッチアップとは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを共に用いる構造、いわゆるＣＭＯＳ構造に付随する寄生サイリスタが動作することにより大きな電流がＶｃｃ−ＧＮＤ間に流れる現象であり、最悪の場合、チップの破壊をもたらすものである。そのため、半導体チップの設計を行う際には、通常ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの間に所定の間隔を設けて寄生サイリスタがＯＮし難くなるようにしている。
【００１５】
しかしながら、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの間隔を広げると、密接した全ての外部入出力端子毎に保護回路を設けることが困難となる。また、半導体装置自体のチップ面積拡大に伴うコストアップも課題となる。このような課題を克服して全ての外部入出力端子毎に保護回路を設けるためには、半導体チップ上の配置レイアウトを工夫する必要がある。
【００１６】
本発明は上記の問題点に鑑み、静電破壊に対して高い耐久性を有し、かつラッチアップを起こしにくい半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置においては、複数の外部入出力端子と、それぞれの前記外部入出力端子にアノードが接続され電源電圧線にカソードが接続された第１ダイオード及び基準電圧線にアノードが接続され前記外部入出力端子にカソードが接続された第２ダイオードを有する複数の保護回路とが設けられており、前記保護回路を構成する第１ダイオード及び第２ダイオードが前記外部入出力端子の周辺に配列されている半導体装置において、
前記保護回路の各第１ダイオード間及び各第２ダイオード間に、前記電源電圧線の電荷を前記基準電圧線に逃がすＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを配置し、かつ前記ＰチャネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトランジスタとが同一の外部入出力端子間に配置されないように配置したことを特徴としている。
【００１８】
また、上記構成の半導体装置においては、前記ＰチャネルＭＯＳトランジスタが形成されるウェルを、第１ダイオードや第２ダイオード、及び前記ＮチャネルＭＯＳトランジスタが形成される各ウェルから分離するとよい。
【００１９】
一方、異なる電圧が加えられる第１電源電圧線及び第２電源電圧線と、基準電圧が加えられる基準電圧線とを有し、第１外部入出力端子と、第１外部入出力端子にアノードが接続され第１電源電圧線にカソードが接続されたダイオード及び前記基準電圧線にアノードが接続され第１外部入出力端子にカソードが接続されたダイオードを有する第１保護回路と、第２外部入出力端子と、第２外部入出力端子にアノードが接続され第２電源電圧線にカソードが接続されたダイオード及び前記基準電圧線にアノードが接続され第２外部入出力端子にカソードが接続されたダイオードを有する第２保護回路と、が設けられた半導体装置においては、第１の電源に対するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタから成る保護回路を第１外部入出力端子の近傍に配置するとともに、第２の電源に対するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタから成る保護回路を第２外部入出力端子の近傍に配置するとよい。
【００２０】
【発明の実施の形態】
まず、本発明に係る半導体装置の第１実施形態について説明を行う。図１は本発明に係る半導体装置の第１実施形態を示す回路図であり、特に半導体装置の入出力部周辺を示した図である。図中に示すように、半導体装置１００の入力端子もしくは出力端子となる外部入出力端子Ｔ１〜Ｔ４（以下、パッドＴ１〜Ｔ４と呼ぶ）はそれぞれ、保護回路１０１〜１０４及び入出力回路２０１〜２０４を介して、内部回路３００に接続されている。
【００２１】
なお、本図中ではパッドＴ１〜Ｔ４、保護回路１０１〜１０４、及び入出力回路２０１〜２０４から成る４本の入出力系統を例示したが、これらは半導体装置１００に多数設けられた入出力系統を代表したものであり、入出力系統の本数を限定するものではない。
【００２２】
保護回路１０１〜１０４はそれぞれ、パッドＴ１〜Ｔ４にアノードが接続され電源電圧線（Ｖ_DD）にカソードが接続された第１ダイオードＤ１ａ〜Ｄ４ａと、基準電圧線（ＧＮＤ）にアノードが接続されパッドＴ１〜Ｔ４にカソードが接続された第２ダイオードＤ１ｂ〜Ｄ４ｂを有している。
【００２３】
また、電源電圧線と基準電圧線との間には、ゲート及びソースが電源電圧線に接続されドレインが基準電圧線に接続されたＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）と、ゲート及びソースが基準電圧線に接続されドレインが電源電圧線に接続されたＮチャネルＭＯＳトランジスタ（Ｎ１２、Ｎ３４）を設けている。ここで、ＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）の各ゲートは反転端子としている。
【００２４】
なお、本実施形態における保護回路１０１〜１０４の各動作については、前述した従来技術と同様であるので詳細な説明は省略し、本実施形態の特徴である第１ダイオードＤ１ａ〜Ｄ４ａ、第２ダイオードＤ１ｂ〜Ｄ４ｂ、ＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）及びＮチャネルＭＯＳトランジスタ（Ｎ１２、Ｎ３４）といった各素子の配置レイアウトについて、重点的な説明を行うことにする。
【００２５】
図２は第１実施形態における半導体装置１００の配置レイアウトを示す概略斜視図である。図中に示す通り、本実施形態における半導体装置１００ではＰ型基板１００ａに複数のＮ型ウェル１００ｂ及びＰ型ウェル１００ｃがそれぞれ直線的に形成されている。なお、Ｎ型ウェル１００ｂには電源電圧Ｖ_DDが加えられており、Ｐ型基板１００ａ及びＰ型ウェル１００ｃはいずれも基準電圧ＧＮＤが加えられている。
【００２６】
複数のＮ型ウェル１００ｂには保護回路１０１〜１０４を構成する第１ダイオードＤ１ａ〜Ｄ４ａ、及びＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）が形成されている。一方、Ｐ型ウェル１００ｃには保護回路１０１〜１０４を構成する第２ダイオードＤ１ｂ〜Ｄ４ｂ、及びＮチャネルＭＯＳトランジスタ（Ｎ１２、Ｎ３４）が形成されている。
【００２７】
また、パッドＴ１、第１ダイオードＤ１ａ、及び第２ダイオードＤ１ｂは一列に配列されており、メタルによって互いに接続されている。同様に、外部入出力端子Ｔ２〜Ｔ４、第１ダイオードＤ２ａ〜Ｄ４ａ、及び第２ダイオードＤ２ｂ〜Ｄ４ｂについてもそれぞれ一列に配列され、メタルによって互いに接続されている。
【００２８】
ここで、本実施形態におけるＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）は、各第１ダイオードＤ１ａ〜Ｄ４ａの偶数番目と奇数番目との間に一つおきに配置されている。言い換えれば、図中の例ではＰチャネルＭＯＳトランジスタＰ２３がパッドＴ２、Ｔ３によって共有される形となっており、４本の入力系統に対して３つのＰチャネルＭＯＳトランジスタを有する構成となっている。これを回路図的に描くと、図１に示すようにパッドＴ２、Ｔ３に対してＰチャネルＭＯＳトランジスタＰ２３がそれぞれ設けられたことになる。
【００２９】
また、ＮチャネルＭＯＳトランジスタ（Ｎ１２、Ｎ３４）は、各第２ダイオードＤ１ｂ〜Ｄ４ｂの奇数番目と偶数番目との間に一つおきに配置されている。言い換えれば、図中の例ではＮチャネルＭＯＳトランジスタＮ１２がパッドＴ１、Ｔ２によって共有され、ＮチャネルＭＯＳトランジスタＮ３４がパッドＴ３、Ｔ４によって共有される形となっており、４本の入力系統に対して２つのＮチャネルＭＯＳトランジスタを有する構成となっている。これを回路図的に描くと、図１に示すようにパッドＴ１、Ｔ２に対してＮチャネルＭＯＳトランジスタＮ１２がそれぞれ設けられ、パッドＴ３、Ｔ４に対してＮチャネルＭＯＳトランジスタＮ３４がそれぞれ設けられたことになる。
【００３０】
図から分かるように、ＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）とＮチャネルＭＯＳトランジスタ（Ｎ１２、Ｎ３４）は、同一のパッド間に配置されないように千鳥状の配置とされている。
【００３１】
このように、全てのパッドＴ１〜Ｔ４の近傍に小規模ながらも数多くのＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを設け、それらのトランジスタを各パッドＴ１〜Ｔ４によって共有する配置レイアウトとすれば、万一パッドＴ１〜Ｔ４のいずれかに異常電圧が加わったとしても、ＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）及びＮチャネルＭＯＳトランジスタ（Ｎ１２、Ｎ３４）のいずれかによって電荷を迅速に逃がすことができる。
【００３２】
また、本実施形態においてはＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）とＮチャネルＭＯＳトランジスタ（Ｎ１２、Ｎ３４）とを千鳥状の配置としているので各トランジスタ間の距離が長くなり、寄生サイリスタを構成するトランジスタの電流増幅率がより小さくなる。よって、半導体装置１００のチップ面積を従来の大きさに維持したとしても、ＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）とＮチャネルＭＯＳトランジスタ（Ｎ１２、Ｎ３４）との間の寄生サイリスタによってラッチアップし難くなる。
【００３３】
このような構成とすることにより、全てのパッドＴ１〜Ｔ４毎に保護回路１０１〜１０４を設けることができ、かつパッドＴ１〜Ｔ４と保護回路１０１〜１０４との相対的な位置関係を近付けることが可能となる。よって、異常電圧が外部入出力端子に加わった場合でも、より迅速に電源電圧線もしくは基準電圧線に電荷を逃がすことができ、内部回路の保護効果向上を図ることができる。
【００３４】
さらに、本実施形態においてはＮ型ウェル１００ｂをＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）の周囲で切断し、他の素子（第１ダイオード、第２ダイオード、及びＮチャネルＭＯＳトランジスタ）が形成される各ウェルから分離した構成としている。
【００３５】
このような構成とすることにより、トランジスタが形成されているＮ型ウェル１００ｂを介してＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２３、Ｐ４）とＮチャネルＭＯＳトランジスタ（Ｎ１２、Ｎ３４）とが近付くのを防ぐことができるので、ラッチアップの発生をより一層低減することができる。
【００３６】
次に、本発明に係る半導体装置の第２実施形態について説明を行う。本実施形態は２系統の電源電圧により駆動する半導体装置に適用されるものである。図３は本発明に係る半導体装置の第２実施形態を示す回路図である。図中に示すように、本実施形態における半導体装置１００には異なる電圧が加えられる第１電源電圧線（Ｖ_HV）及び第２電源電圧線（Ｖ_LV）が接続されており、半導体装置１００はこれら２系統の電源電圧により動作するようになっている。
【００３７】
また、半導体装置１００の入力端子もしくは出力端子となる外部入出力端子についても、第１電源電圧線と基準電圧線（ＧＮＤ）との間に接続される第１外部入出力端子Ｔ_HV（以下、第１パッドＴ_HVと呼ぶ）、及び第２電源電圧線と基準電圧線との間に接続される第２外部入出力端子Ｔ_LV（以下、第２パッドＴ_LVと呼ぶ）の２種類が設けられている。そして、第１パッドＴ_HVは第１保護回路１０１及び第１入出力回路２０１を介して内部回路３００に接続されており、第２パッドＴ_LVは第２保護回路１０２及び第２入出力回路２０２を介して内部回路３００に接続されている。
【００３８】
第１保護回路１０１は、第１パッドＴ_HVにアノードが接続され第１電源電圧線にカソードが接続されたダイオードＤ_HVａと、基準電圧線にアノードが接続され第１パッドＴ_HVにカソードが接続されたダイオードＤ_HVｂを有している。同様に、第２保護回路１０２は、第２パッドＴ_LVにアノードが接続され第２電源電圧線にカソードが接続されたダイオードＤ_LVａと、基準電圧線にアノードが接続され第２パッドＴ_LVにカソードが接続されたダイオードＤ_LVｂを有している。
【００３９】
また、第１電源電圧線と基準電圧線との間には、ゲート及びソースが第１電源電圧線に接続されドレインが基準電圧線に接続されたＰチャネルＭＯＳトランジスタＰ_HVと、ゲート及びソースが基準電圧線に接続されドレインが第１電源電圧線に接続されたＮチャネルＭＯＳトランジスタＮ_HVを設けている。ここで、ＰチャネルＭＯＳトランジスタＰ_HVのゲートは反転端子としている。
【００４０】
同様に、第２電源電圧線と基準電圧線との間には、ゲート及びソースが第２電源電圧線に接続されドレインが基準電圧線に接続されたＰチャネルＭＯＳトランジスタＰ_LVと、ゲート及びソースが基準電圧線に接続されドレインが第２電源電圧線に接続されたＮチャネルＭＯＳトランジスタＮ_LVを設けている。ここで、ＰチャネルＭＯＳトランジスタＰ_LVのゲートは反転端子としている。
【００４１】
なお、本実施形態における保護回路１０１、１０２の各動作については、前述した従来技術と同様であるので詳細な説明は省略し、ここでは本実施形態の特徴である第１パッドＴ_HV、第２パッドＴ_LV、ＰチャネルＭＯＳトランジスタ（Ｐ_HV、Ｐ_LV）及びＮチャネルＭＯＳトランジスタ（Ｎ_HV、Ｎ_LV）といった各素子の配置レイアウトについて、重点的な説明を行うことにする。
【００４２】
２系統の電源電圧によって動作する半導体装置１００では、例えば第２パッドＴ_LVに静電パルスが印加された場合、第１パッドＴ_HV側に設けたトランジスタ（Ｐ_HV及びＮ_HV）にまで静電パルスが及んで第１電源電圧線と第２電源電圧線との間で静電破壊が生じることがある。このような事態を回避するために、本実施形態においては半導体装置１００の配置レイアウトを工夫している。
【００４３】
図４は第２実施形態における半導体装置１００の配置レイアウトを示す概略図である。ここでは、図中に示すように複数の第１パッドＴ_HVと第２パッドＴ_LVが不規則に配列された半導体装置１００を例に挙げて説明を行う。
【００４４】
ここで、第１パッドＴ_HVのチップ内部側に第１保護回路１０１を構成するダイオード（Ｄ_HVａ、Ｄ_HVｂ）が配置されている。そして、第１電源電圧線の電荷を基準電圧線に逃がすＰチャネルＭＯＳトランジスタＰ_HV、及び基準電圧線の電荷を第１電源電圧線に逃がすＮチャネルＭＯＳトランジスタＮ_HVは、それぞれ入出力回路の近傍に配置したレイアウトとしている。
【００４５】
同様に、第２パッドＴ_LVのチップ内部側に第２保護回路１０２を構成するダイオード（Ｄ_LVａ、Ｄ_LVｂ）が配置されている。そして、第２電源電圧線の電荷を基準電圧線に逃がすＰチャネルＭＯＳトランジスタＰ_LV、及び基準電圧線の電荷を第２電源電圧線に逃がすＮチャネルＭＯＳトランジスタＮ_LVは、それぞれ入出力回路の近傍に配置したレイアウトとしている。
【００４６】
このような配置レイアウトとすることにより、第１パッドＴ_HVに静電パルスが印加された場合には、第１パッドＴ_HVの近傍に配置された第１保護回路１０１を構成するダイオード（Ｄ_HVａ、Ｄ_HVｂ）によって第１電源電圧線もしくは基準電圧線に素早く電荷を逃がすことができる。また、第１電源電圧線の電荷はＰチャネルＭＯＳトランジスタＰ_HVによって素早く基準電圧線に逃がすことができ、基準電圧線の電荷はＮチャネルＭＯＳトランジスタＮ_HVによって素早く第１電源電圧線に逃がすことができる。
【００４７】
同様に、第２パッドＴ_LVに静電パルスが印加された場合には、第２パッドＴ_LVの近傍に配置された第２保護回路１０２を構成するダイオード（Ｄ_LVａ、Ｄ_LVｂ）によって第２電源電圧線もしくは基準電圧線に素早く電荷を逃がすことができる。また、第２電源電圧線の電荷はＰチャネルＭＯＳトランジスタＰ_LVによって素早く基準電圧線に逃がすことができ、基準電圧線の電荷はＮチャネルＭＯＳトランジスタＮ_LVによって素早く第２電源電圧線に逃がすことができる。
【００４８】
よって、第１電源電圧線と第２電源電圧線との間に静電パルスが渡ることを回避できるので、第１電源電圧線と第２電源電圧線との間で静電破壊が生じることを防止することができる。
【００４９】
なお、図４中では第１電源電圧線と基準電圧線との間に接続されるトランジスタ（Ｐ_HV、Ｎ_HV）、及び第２電源電圧線と基準電圧線との間に接続されるトランジスタ（Ｐ_LV、Ｎ_LV）を、それぞれ同じ電源を用いるパッド間に１つ配置した例を挙げて説明を行ったが、本実施形態における各トランジスタの配置及び規模はこれに限られるものではなく、例えば前述の第１実施形態のように各パッド間に保護トランジスタを設けてもよい。その場合には第１実施形態のように各トランジスタ間の距離をとるようにすればさらによい。
【００５０】
【発明の効果】
本発明に係る半導体装置においては、複数の外部入出力端子の周辺に静電対策用の保護回路を構成する第１ダイオード、及び第２ダイオードが配列された半導体装置において、各第１ダイオード間及び各第２ダイオード間にＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを配置し、かつ前記ＰチャネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトランジスタとが同一の外部入出力端子間に配置されないように千鳥状の配置としている。
【００５１】
このように、全ての外部入出力端子の近傍に小規模ながらも数多くのＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを設け、それらのトランジスタを各外部入出力端子によって共有する配置レイアウトとすれば、前記外部入出力端子のいずれかに静電気等による異常電圧が加わったとしても、前記ＰチャネルＭＯＳトランジスタもしくは前記ＮチャネルＭＯＳトランジスタのいずれかによって電荷を迅速に逃がすことができる。
【００５２】
また、前記ＰチャネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトランジスタとを千鳥状の配置としているので、両トランジスタが同一の外部入出力端子間に配置されることがない。よって、半導体装置のチップ面積を従来の大きさに維持したとしても、前記ＰチャネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトランジスタとの間の寄生サイリスタによってラッチアップし難くなる。
【００５３】
このような構成とすることにより、全ての外部入出力端子毎に保護回路を設けることができ、かつ各外部入出力端子と保護回路との相対的な位置関係を近付けることが可能となる。よって、異常電圧が外部入出力端子に加わった場合でも、より迅速に電源電圧線もしくは基準電圧線に電荷を逃がすことができ、内部回路の保護効果向上を図ることができる。
【００５４】
なお、上記構成の半導体装置においては、前記ＰチャネルＭＯＳトランジスタが形成されるウェルを、第１ダイオードや第２ダイオード、及び前記ＮチャネルＭＯＳトランジスタが形成される各ウェルから分離するとよい。このような構成とすることにより、ウェルを介して前記ＰチャネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトランジスタとが隣接してしまうことがないので、ラッチアップの発生をより一層低減することができる。
【００５５】
一方、異なる電圧が加えられる第１電源電圧線及び第２電源電圧線と、基準電圧が加えられる基準電圧線とを有する半導体装置において、第１電源電圧線と基準電圧線との間に接続される第１外部入出力端子の近傍には、第１の電源に対するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタから成る保護回路を配置し、第２電源電圧線と基準電圧線との間に接続される第２外部入出力端子の近傍には、第２の電源に対するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタから成る保護回路を配置するとよい。
【００５６】
このような配置レイアウトとすることにより、第１外部入出力端子もしくは第２外部入出力端子のいずれに静電パルスが印加された場合であっても、素早く電荷を逃がすことができる。よって、第１電源電圧線と第２電源電圧線との間に静電パルスが渡ることを回避できるので、第１電源電圧線と第２電源電圧線との間で静電破壊が生じることを防止することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１実施形態を示す回路図である。
【図２】第１実施形態における半導体装置１００の配置レイアウトを示す概略斜視図である。
【図３】本発明に係る半導体装置の第２実施形態を示す回路図である。
【図４】第２実施形態における半導体装置１００の配置レイアウトを示す概略図である。
【図５】従来の半導体装置の一構成例を示す回路図である。
【符号の説明】
１００半導体装置
１０１保護回路
２０１入出力回路
３００内部回路

Claims

直線状に配置された複数の外部端子と、
前記複数の外部端子と各々向かい合って配置される複数の回路と、
前記複数の外部端子と前記複数の回路とを向かい合うもの同士で各々電気的に接続する複数の接続経路と、
前記複数の接続経路に各々のアノードが接続され電源電圧線に各々のカソードが接続された複数の第１ダイオードと、
基準電圧線に各々のアノードが接続され前記複数の接続経路に各々のカソードが接続された複数の第２ダイオードと、
前記電源電圧線の電荷を前記基準電圧線に逃がすＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタと、
を備え、
隣り合う前記接続経路に挟まれた区間及び両端の前記外部端子に対応する前記接続経路の外側の区間をそれぞれトランジスタ配置区間として、前記トランジスタ配置区間に交互に前記ＰチャネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトランジスタとが配置されている半導体装置であって、
前記第１ダイオード及び前記ＰチャネルＭＯＳトランジスタが作成される第１極性の第１ウェルと、前記第２ダイオード及び前記ＮチャネルＭＯＳトランジスタが作成される前記第１極性とは逆極性の第２ウェルと、を備え、
前記第１ウェルと前記第２ウェルとが前記外部端子と前記回路との間においてそれぞれ前記外部端子が配列された方向と平行して配置されていることを特徴とする半導体装置。
前記ＰチャネルＭＯＳトランジスタが形成されるウェルを、前記第１ダイオードや前記第２ダイオード、及び、前記ＮチャネルＭＯＳトランジスタが形成されるウェルから分離したことを特徴とする請求項１に記載の半導体装置。