KR20060045372A - 반도체 장치 - Google Patents

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Abstract

트랜지스터를 포함하는 제1 회로; 상기 제1 회로와, 소정의 전압이 인가되는 제2 회로를 접속하는 단자부; 상기 단자부와 포지티브 전원 사이에 직렬로 접속된 복수의 제1 보호부; 및 상기 단자부와 네가티브 전원 사이에 직렬로 접속된 복수의 제2 보호부를 포함하는 반도체 장치가 개시된다.
반도체 장치, 보호 회로, 펀치-쓰루 소자, 출력 버퍼, 전위 노이즈

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예 1에 따른 반도체 장치.
도 2는 본 발명의 실시예 1에서의 출력 버퍼 회로.
도 3의 (a)는 입력 단자부(IN)로 입력되는 신호의 전압을 도시하는 도면.
도 3의 (b)는 출력 단자부 OUT로부터 출력되는 신호의 전압을 도시하는 도면.
도 4는 본 발명의 실시예 2에 따른 반도체 장치.
도 5는 보호 회로를 포함하는 반도체 장치.
도 6은 보호 회로를 포함하는 반도체 장치의 다른 예를 도시하는 도면.
도 7은 펀치-쓰루 장치의 등가 회로도.
도 8은 펀치-쓰루 장치의 단면도를 도시하는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
100: 반도체 장치
200: 출력 버퍼 회로
250: 외부 회로
D1~ D4: 다이오드
P1~ P4: 펀치-쓰루 소자
[문헌1] 일본국 특개평4-354158호 공보
[문헌2] 일본국 특개평3-120751호 공보
[문헌3] 일본국 특허공개2000-278112호 공보
본 출원 발명은 2004년 3월 31일 출원된 일본국 출원 번호 2004-108022호에 우선권 주장을 갖고, 그 전체 내용은 본원에서 참조로 포함된다.
본 발명은 보호 회로를 포함하는 반도체 장치에 관한 것이다.
반도체 집적 회로를 형성하는 반도체 장치에서, 보호 회로는 외부로부터 반도체 장치에 인가된 전압 또는 반도체 장치에 접속된 회로로/로부터 흐르는 전류로부터 내부 회로를 보호하기 위해 내부 회로의 출력 단자 OUT에 접속된다.
예를들어, MOS LSI에서, 출력 단자부는 통상 상보형 MOS 트랜지스터의 드레인에 접속된다. 내부 회로의 임피던스가 높기 때문에, MOS LSI가 회로 보드에 구현되기 앞서 저장될때 또는 MOS LSI가 회로 보드에 구현될때, MOS LSI에 포함된 트랜지스터는 출력 단자부에 인가된 서지 전압(surge voltage) 때문에 원치않게 파괴될 수도 있고 복구불가능하게 고장날 수도 있다. 트랜지스터의 내전압(withstand voltage)을 증가시키기 위해, 트랜지스터의 게이트 길이를 연장하는 방법을 고려할 수 있다. 그러나, 이러한 방법을 사용하면, 반도체 장치의 면적이 증가되어야 한 다. 따라서, 이 방법은 비실용적이다.
따라서, 정전기 방전(ESD) 보호 기능을 갖는 보호 회로가 이러한 출력 단자부에 접속된다(문헌1 및 문헌2 참조). 도 5는 이러한 보호 회로를 포함하는 반도체 장치(500)를 도시한다.
반도체 장치(500)에서, 출력 회로(501)와 출력 단자부 OUT가 보호 저항 R을 통해 서로 접속된다. 출력 단자부 OUT와 전원 VDD 사이에, pn 접합 다이오드 D51가 구비된다. 출력 단자부 OUT와 접지 GND 사이에, pn 접합 다이오드 D52가 구비된다. 여기서, 전원 전압 VDD보다 더 큰 포지티브 전압(포지티브 전위 노이즈)이 출력 단자부 OUT에 인가되면, 다이오드 D51는 도전 상태가 되고 포지티브 전위 노이즈는 전원 VDD에 흡수된다(즉, 방전된다). 접지 전압 GND보다 큰 절대값을 갖는 네가티브 전압(네가티브 전위 노이즈)가 출력 단자부 OUT에 인가되면, 다이오드 D52는 도전 상태가 되고 네가티브 전위 노이즈가 접지 GND에 흡수된다. 이러한 방식으로, 다이오드 D51 및 D52가 보호 회로로서 기능한다.
도 6은 보호 회로를 포함하는 반도체 장치의 다른 예로서의 반도체 장치(600)를 도시한다. 출력 회로(601)와 출력 단자부 OUT는 보호 저항 R을 통해 상호 접속된다. 출력 단자부 OUT와 접지 GND 사이에, 펀치-쓰루 소자(P61)가 구비된다. 전원 VDD과 접지 GND 사이에, 펀치-쓰루 소자(P62)가 구비된다. 펀치-쓰루 소자(P61 및 P62)가 보호 회로로서 기능한다.
도 7은 펀치-쓰루 소자(P61 및 P62)의 등가 회로도를 도시한다. 도 8은 펀 치-쓰루 소자(P61 및 P62)의 단면도를 도시한다. 도 8에 도시된 바와같이, 펀치-쓰루 소자(P61 및 P62)는 P-기판(81), P+ 영역(82), 및 N+ 영역(83 및 84)을 포함한다. 게이트 산화물 캐패시턴스 Csub가 콜렉터 영역 C와 베이스 영역 B 사이에 추가된다. 확산 저항 Rsub이 베이스 영역 B과 에미터 영역 E 사이에 추가된다.
전원 전압 VDD보다 더 큰 포지티브 전압(포지티브 전위 노이즈)이 출력 단자부 OUT에 인가되면, 포지티브 전위 노이즈가 펀치-쓰루 소자(P61)의 양극(positive pole)(85)에 인가되고 콜렉터 영역 C과 베이스 영역 B 간에 펀치-쓰루 현상이 발생한다. 포지티브 전위 노이즈가 펀치-쓰루 소자(P61)의 음극(negative pole)(86)GND에 도달한 다음, 순방향 바이어스 상태인 펀치-쓰루 소자(P62)를 경유하여 전원 VDD에 흡수된다. 접지 전압 GND보다 더 큰 절대 전압을 갖는 음 전압(네가티브 전위 노이즈)이 출력 단자부 OUT에 인가되면, 음 전위 노이즈가 순방향 바이어스 상태인 펀치-쓰루 소자(P61)를 거쳐 접지 GND에 흡수된다.
반도체 장치는 또한 내부 트랜지스터의 내전압 이상의 전원 전압을 외부로부터 인가함으로써 작동되는 출력 버퍼 회로를 포함할 수 있다(문헌3 참조).
일반적으로, 도 5 및 6에 도시된 보호 회로들에서, 다이오드(D51 및 D52)와 펀치-쓰루 소자(P61 및 P62)의 역방향 내전압 BVceo과, 전원 전압 VDD 간의 관계는 다음의 식(1)을 만족한다.
〈식 (1)〉
전원 전압 ≤ BVceo
그러나, 내부 트랜지스터의 내전압(BVceo와 동일한 전압) 이상의 전원 전압 을 외부로부터 인가함으로써 작동되는 출력 버퍼에서, 출력 단자부 OUT는 외부 전원 전압에 따라 변동한다. 따라서, 보호 회로가 이러한 출력 버퍼 회로에 구비되면, 보호 회로의 내전압은 외부 전원 전압 이상으로 되어야 한다.
〈발명의 요약〉
본 발명의 일 양태에 따르면, 트랜지스터를 포함하는 제1 회로; 상기 제1 회로와, 소정의 전압이 인가되는 제2 회로를 접속하는 단자부; 상기 단자부와 포지티브 전원 사이에 직렬로 접속된 복수의 제1 보호부; 및 상기 단자부와 네가티브 전원 사이에 직렬로 접속된 복수의 제2 보호부를 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예에서, 상기 소정의 전압은, 상기 트랜지스터에 인가될 때, 상기 트랜지스터의 일단에서의 전위와 타단에서의 전위 사이의 전위차가 상기 트랜지스터의 내전압보다 크도록 하는 전압이다.
본 발명의 일 실시예에서, 상기 복수의 제1 보호부 및 상기 복수의 제2 보호부의 내전압들은 상기 트랜지스터의 내전압 이상이다.
본 발명의 일 실시예에서, 상기 복수의 제1 보호부 및 상기 복수의 제2 보호부는 각각 다이오드들이다.
본 발명의 일 실시예에서, 상기 제1 회로는 출력 버퍼 회로이다.
본 발명의 다른 양태에서, 트랜지스터를 포함하는 제1 회로; 상기 제1 회로와, 소정의 전압이 인가되는 제2 회로를 접속하는 단자부; 포지티브 전원 및 네가티브 전원 중 하나와, 제1 전압이 인가되는 전압 인가부 사이에 직렬로 접속된 복수의 제1 보호부; 및 상기 전압 인가부와 상기 단자부 사이에 직렬로 접속된 복수 의 제2 보호부를 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예에서, 상기 전압 인가부는 상기 포지티브 전원 및 상기 네가티브 전원 중 다른 하나이다.
본 발명의 일 실시예에서, 상기 소정의 전압은, 상기 트랜지스터에 인가될 때, 상기 트랜지스터의 일단에서의 전위와 타단에서의 전위 사이의 전위차가 상기 트랜지스터의 내전압보다 크도록 하는 전압이다.
본 발명의 일 실시예에서, 상기 복수의 제1 보호부 및 상기 복수의 제2 보호부의 내전압들은 상기 트랜지스터의 내전압 이상이다.
본 발명의 일 실시예에서, 상기 복수의 제1 보호부 및 상기 복수의 제2 보호부는 각각 펀치-쓰루 소자들인 반도체 장치이다.
본 발명의 일 실시예에서, 상기 제1 회로는 출력 버퍼 회로이다.
본 발명에 따른 반도체 장치는 단자부와 포지티브 전원 사이에 직렬로 접속된 복수의 제1 보호부; 및 상기 단자부와 네가티브 전원 사이에 직렬로 접속된 복수의 제2 보호부를 포함한다. 이러한 특징은 회로 내의 트랜지스터가 트랜지스터의 내전압 이상의 전압이 외부로부터 인가될 때에도 보호될 수 있게 한다. 복수의 제1 보호부가 직렬로 접속되고, 복수의 제2 보호부도 직렬로 접속되므로, 보호부들은 하나의 보호부의 내전압 이상의 전압이 단자부에 인가될 때에도 충분한 보호 기능을 갖는다.
또한, 본 발명에 따른 반도체 장치는 포지티브 전원 및 네가티브 전원 중 하나와 제1 전압이 인가되는 전압 인가부 사이에 직렬 접속된 복수의 제1 보호부; 및 상기 전압 인가부와 단자부 사이에 직렬 접속된 복수의 제2 보호부를 포함한다. 이러한 특징은 회로 내의 트랜지스터가 트랜지스터의 내전압 이상의 전압이 외부로부터 인가될 때에도 보호될 수 있게 한다. 복수의 제1 보호부가 직렬로 접속되고, 복수의 제2 보호부도 직렬 접속되므로, 보호부들은 하나의 보호부의 내전압 이상의 전압이 단자부에 인가될 때에도 충분한 보호 기능을 갖는다.
따라서, 본 명세서에 기재된 발명은 외부로부터 회로내의 트랜지스터의 내전압 이상의 전압이 인가되는 경우에도 트랜지스터를 보호할 수 있는 보호 회로를 포함하는 반도체 장치를 제공하는 이점을 가능하게 한다.
본 발명의 이러한 장점들 및 다른 장점들은 본 발명의 기술 분야의 당업자가 도면을 참조하여 아래의 발명의 상세한 설명을 읽고 이해함으로써 자명해질 것이다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 장치(100)를 나타낸다.
반도체 장치(100)는 출력 버퍼 회로(200), 입력 단자부(IN), 출력 단자부 OUT 및 다수의 다이오드 D1 내지 D4를 포함한다.
출력 버퍼 회로(200)는 보호 저항(R) 및 출력 단자부 OUT를 통해서 외부 회로(250)에 접속된다. 다이오드 D1, D2는 출력 단자부 OUT와 양의 전원 VGH 사이에 직렬로, 또한 순방향으로 접속된다. 다이오드 D3, D4는 음의 전원 VGL과 출력 단자부 OUT 사이에 직렬로, 또한 순방향으로 접속된다.
다이오드 D1 내지 D4는, 예컨대 PN 접합 다이오드이며, 양 전위 노이즈 및 음 전위 노이즈로부터 트랜지스터를 보호하는 보호부로서 기능한다. 본 실시예에서, 다수의 보호부가 집합적으로 보호 회로로 불리운다.
외부 회로(250)는 소정의 전압을 인가함으로써 작동된다. 본 예에서, 소정의 전압이라함은, 외부 버퍼 회로(200)에 포함된 트랜지스터(예컨대, 트랜지스터(NM1 또는 PM2))에 소정의 전압이 인가되는 경우에 트랜지스터의 한 단부(예컨대, 소스 전극)에서의 전위와 다른 단부(예컨대, 드레인 전극)에서의 전위가 트랜지스터의 내전압보다 커지는 전위차를 일컫는다. 본 명세서에서 트랜지스터의 내전압 이상의 전압이라함은, 트랜지스터에 전압이 인가되는 경우에 트랜지스터의 한 단부와 트랜지스터의 다른 단부 사이의 전위차가 트랜지스터의 내전압보다 커지는 것을 일컫는다.
다이오드 D1의 애노드는 출력 단자부 OUT에 접속된다. 다이오드 D1의 캐소드는 다이오드 D2의 애노드에 접속된다. 다이오드 D2의 캐소드는 양의 전원 VGH에 접속된다. 다이오드 D3의 애노드는 음의 전원(VGL)에 접속된다. 다이오드 D3의 캐소드는 다이오드 D4의 애노드에 접속된다. 다이오드 D4의 캐소드는 출력 단자부 OUT에 접속된다.
도 2는 출력 버퍼 회로(200)를 도시한다. 출력 버퍼 회로(200)는 외부로부터 내부 트랜지스터의 내전압 이상의 전원 전압을 인가함으로써 작동된다. 출력 버퍼 회로(200)는 인버터(201,202), 레벨 시프터(203,204), N 타입 트랜지스터(NM1 내지 NM3) 및 P 타입 트랜지스터(PM1 내지 PM3)를 포함한다. 본 예에서, 논리 전 원(VDD)의 전압은 3V이며, 양의 전원 VGH의 전압은 +15V이며, 음의 전원 VGL의 전압은 -15V이며, GND 전압은 0V이다.
도 3의 (a)는 입력 단자부(IN)에 입력될 신호의 전압을 나타낸다. 도 3의 (b)는 출력 단자부 OUT로부터 출력될 신호의 전압을 나타낸다. 도 3의 (a)에 도시된 것과 같은 증폭을 가지는 3V의 신호가 이전 단계(도시되지 않음)에서의 논리 회로로부터 입력 단자부(IN)로 입력된다.
입력 단자부(IN)에서의 전압이 GND 전압(0V)인 경우에, 노드(2, 4)에서의 전압은 3V가 되며, 노드(3)에서의 전압은 +15V가 되고, 노드(5)에서의 전압은 3V가 된다. 이러한 상태에서, 트랜지스터(PM1, PM2, PM3)는 비도전 상태이다. 트랜지스터(NM1, NM2, NM3)는 도전 상태가 된다. 도 3의 (b)에 도시된 바와 같이, 출력 단자부 OUT로부터 -15V를 나타내는 신호가 출력된다.
입력 단자부(IN)에서의 전압이 3V인 경우에, 노드(2, 3, 4)에서의 전압은 GND 전압(0V)이 되며, 노드(5)에서의 전압은 -15V가 된다. 이러한 상태에서, 트랜지스터(NM1, NM2, NM3)는 비도전 상태가 된다. 트랜지스터(PM1, PM2, PM3)는 도전 상태가 된다. 도 3의 (b)에 도시된 바와 같이 출력 단자부 OUT로부터 +15V를 나타내는 신호가 출력된다.
이제, 직렬로 접속된 트랜지스터(NM1 및 NM2)는 하나의 그룹으로 간주된다. 출력 단자부 OUT에서의 전압이 +15V인 경우에, 30V의 최대 전압(즉, 전원 전압 VGH - 전원 전압 VGL)이 직렬 연결된 트랜지스터의 양단에 인가될 수 있을 것이다. 따라서, 트랜지스터(PM1 및 PM2)가 동일한 트랜지스터 크기를 가지고, 트랜지스터 (NM1 및 NM2)가 동일한 트랜지스터 크기를 가지는 경우에는, 하나의 트랜지스터에 대하여 요구되는 내전압은 (VGH-VGL)/2 = 15V가 된다.
예컨대, 양의 전원 VGH가 +15V이고, 음의 전원 VGL이 -15V이며, 도 1에 도시된 반도체 장치(100)의 모든 다이오드 D1 내지 D4의 내전압이 20V인 경우를 가정하자. 출력 단자부 OUT의 전압이 +15V인 경우에, 최대 30V의 전압이 직렬로 접속된 다이오드 D3 및 D4에 인가된다. 그러나, 하나의 다이오드 양단에 걸리는 전압은 15V이다. 이는 상기 언급된 식 (1)을 만족한다. 출력 단자부 OUT의 전압이 -15V인 경우에, 최대 30V의 전압이 직렬로 접속된 다이오드 D1 및 D2에 인가된다. 이 경우에, 하나의 다이오드 양단에 걸리는 전압은 역시 15V이다. 이 또한 식 (1)을 만족하며, 어떠한 문제도 발생되지 않는다. 양 전압인 서지 전위(양전위 노이즈)가 출력 단자부 OUT에 인가되는 경우에, 다이오드 D1 및 D2는 도전 상태가 되고 양전위 노이즈가 전원 VGH VGH수된다. 네가티브 전압의 서지 전위(네가티브 전위 노이즈)가 출력 단자부 OUT에 인가되면, 다이오드 D3 및 D4는 도전 상태가 되고, 네가티브 전위 노이즈는 전원 VGL에 흡수된다. 다이오드 D1 내지 D4는 각각 보다 강한 노이즈에 대하여 내성을 갖도록 출력 버퍼 회로(200)의 트랜지스터의 내전압 이상의 내전압을 갖는다.
상술된 바와 같이, 본 발명의 실시예 1에 따른 반도체 장치(100)는: 출력 단자부 OUT과 포지티브 전원 VGH 사이에 직렬 접속된 복수의 다이오드 D1 및 D2; 및 출력 단자부 OUT과 포지티브 전원 VGH 사이에 직렬 접속된 복수의 다이오드 D3 및 D4를 포함한다. 이러한 특징은 출력 버퍼 회로(200)의 트랜지스터의 내저항 이상 의 저항이 외부로부터 출력 단자부 OUT에 인가되더라도 출력 버퍼 회로(200)의 트랜지스터가 전압으로부터 보호되도록 한다. 다이오드 D1 및 D2가 직렬 접속되고, 다이오드 D3 및 D4 또한 직렬 접속되기 때문에, 이들 다이오드는 하나의 다이오드의 내전압 이상의 전압이 외부로부터 출력 단자부 OUT에 인가되더라도 보호부로서 충분히 역할을 할 수 있다.
(실시예 2)
도 4는 본 발명의 실시예 2에 따른 반도체 장치(400)를 나타낸다.
반도체 장치(400)는 출력 버퍼 회로(200), 입력 단자부 IN, 출력 단자부 OUT, 및 펀치-쓰루 소자 P1 내지 P4를 포함한다. 도 1에 도시된 반도체 장치(100)에 포함되는 것과 동일한 것으로 반도체 장치(400)에 포함되는 구성요소들은 동일 참조 부호로 표기되며, 그 설명은 생략된다.
본 발명의 실시예 2에서, 출력 버퍼 회로(200)는 또한 보호 저항 R 및 출력 단자부 OUT를 통해 외부 회로(250; 도 1 참조)에 접속된다.
펀치-쓰루 소자 P1 및 P2는 포지티브 전원 VGH와 네가티브 전원 VGL 사이에 직렬 접속된다. 펀치-쓰루 소자 P3 및 P4는 네가티브 전원 VGL과 출력 단자부 OUT 사이에 직렬 접속된다. 네가티브 전원 VGL은 네가티브 전압이 인가되는 전압 공급부로서 기능한다. 펀치-쓰루 소자 P1 내지 P4의 구조는 도 8에 도시된 펀치-쓰루 소자 P61 및 P62의 구조와 유사하다.
펀치-쓰루 소자 P1 내지 P4는 포지티브 전위 노이즈 및 네가티브 전위 노이즈로부터 트랜지스터들을 보호하는 보호부로서 기능한다. 본 실시예에서, 복수의 보호부는 보호 회로로서 통칭된다.
외부 회로(250)에 인가될 소정의 전압은, 출력 버퍼 회로(200)에 포함되는 트랜지스터(예를 들어, 트랜지스터 NM1 또는 PM2)에 상기 소정의 전압이 인가될 때, 트랜지스터의 일단(예를 들어, 소스 전극)에서의 전위와 타단(예를 들어, 드레인 전극)에서의 전위 사이의 전위차가 트랜지스터의 내전압보다 커지게 하는 전압이다.
펀치-쓰루 소자 P1의 양극은 포지티브 전원 VGH에 접속되고, 펀치-쓰루 소자 P1의 음극은 접지 GND(제1 중간지점 전위)에 접속된다. 펀치-쓰루 소자 P2의 양극은 접지 GND에 접속되고, 펀치-쓰루 소자 P2의 음극은 네가티브 전원 VGL에 접속된다. 펀치-쓰루 소자 P3의 양극은 출력 단자부 OUT에 접속되고, 펀치-쓰루 소자 P3의 음극은 펀치-쓰루 소자 P4의 양극 및 노드 1(제2 중간지점 전위)에 접속된다. 펀치-쓰루 소자 P4의 음극은 네가티브 전원 VGL에 접속된다.
예를 들어, 포지티브 전원 VGH의 전압이 +15V이고, 네가티브 전원 VGL의 전압이 -15V이고, 접지 전압이 0V이며, 모든 펀치-쓰루 소자 P1 내지 P4의 내전압이 20V라고 가정한다. 이러한 예에서, 펀치-쓰루 소자 P1 내지 P4를 가로지르는 전압은 일정하고 15V이다. 출력 단자부의 전압이 +15V일 때, 직렬 접속된 펀치-쓰루 소자 P3 및 P4에는 최대 30V인 전압이 인가된다. 그러나, 하나의 펀치-쓰루 소자를 가로지르는 전압은 15V이다. 이는 상술한 식 (1)을 만족시킨다. 포지티브 전원 VGH의 전압보다 높은 포지티브 전압(포지티브 전위 노이즈)이 출력 단자부 OUT에 인가되면, 포지티브 전위 노이즈는 펀치-쓰루 현상이 발생하는 펀치-쓰루 소자 P3 및 P4를 통과하여 네가티브 전원 VGL에 도달한다. 그리고, 포지티브 전위 노이즈는 순방향 바이어스 상태인 펀치-쓰루 소자 P2 및 P1을 통과하여, 전원 VGH에 흡수된다. 대안적으로, 포지티브 전위 노이즈는 펀치-쓰루 현상이 발생하는 펀치-쓰루 소자 P3로부터 트랜지스터 NM1, PM2 및 PM1을 통과하여, 포지티브 전원 VGH에 흡수된다.
네가티브 전원 VGL의 전압보다 절대값이 큰 네가티브 전압(네가티브 전위 노이즈)가 출력 단자부 OUT에 인가되면, 네가티브 전위 노이즈는 순방향 바이어스 상태인 펀치-쓰루 소자 P4 및 P3를 통과하여, 전원 VGL에 흡수된다. 펀치-쓰루 소자 P1 내지 P4는 각각 보다 강한 노이즈에 대하여 내성을 갖도록 출력 버퍼 회로(200)의 트랜지스터의 내전압 이상의 내전압을 가질 수 있다.
상술된 바와 같이, 본 발명의 실시예 2에 따른 반도체 장치(400)는: 포지티브 전원 VGH와 전압 인가부(본 실시예에서는, 네가티브 전압이 인가되는 네가티브 전원 VGL) 사이에 직렬 접속된 복수의 펀치-쓰루 소자 P1 및 P2; 전압 인가부와 출력 단자부 OUT 사이에 직렬 접속된 복수의 펀치-쓰루 소자 P3 및 P4를 포함한다. 이러한 특징은 출력 버퍼 회로(200)의 트랜지스터의 내전압 이상의 전압이 외부로부터 출력 단자부 OUT에 인가되더라도 출력 버퍼 회로(200)의 트랜지스터들이 전압으로부터 보호되도록 한다. 펀치-쓰루 소자 P1 및 P2가 직렬 접속되고, 펀치-쓰루 소자 P3 및 P4 또한 직렬 접속되기 때문에, 이들 펀치-쓰루 소자는 하나의 펀치-쓰루 소자의 내전압 이상의 전압이 외부로부터 출력 단자부 OUT에 인가되더라도 보호부로서 충분히 역할을 할 수 있다.
본 발명의 실시예 2에서, 펀치-쓰루 소자 P1, P2 및 P4에 접속된 포지티브 전원 VGH와 네가티브 전원 VGL은 상호 교환될 수 있다. 이러한 경우, 펀치-쓰루 소자의 특징들[펀치-쓰루 소자에 포함된 영역의 타입(P-타입, N-타입), 전극의 극성 등]은 전원에서의 변화에 맞게 적절히 조절될 수 있다.
본 발명에서, 보호부로서의 회로는 출력 버퍼 회로에 제한되는 것이 아니라 다른 회로일 수 있다.
또한, 본 발명에서, 필요에 따라 추가적인 보호부가 입력 단자부에 접속되어도 좋다.
더욱이, 본 발명의 반도체 장치는 하나의 반도체 칩에 구현되어도 좋고, 복수의 칩에 분리되어 구현되어도 좋다.
본 발명에 따른 반도체 장치는 단자부와 포지티브 전원 사이에 직렬로 접속된 복수의 제1 보호부; 및 상기 단자부와 네가티브 전원 사이에 직렬로 접속된 복수의 제2 보호부를 포함한다. 이러한 특징은 회로 내의 트랜지스터가 트랜지스터의 내전압 이상의 전압이 외부로부터 인가될 때에도 보호될 수 있게 한다. 복수의 제1 보호부가 직렬로 접속되고, 복수의 제2 보호부도 직렬로 접속되므로, 보호부들은 하나의 보호부의 내전압 이상의 전압이 단자부에 인가될 때에도 충분한 보호 기능을 갖는다.
또한, 본 발명에 따른 반도체 장치는 포지티브 전원 및 네가티브 전원 중 하나와 제1 전압이 인가되는 전압 인가부 사이에 직렬 접속된 복수의 제1 보호부; 및 상기 전압 인가부와 단자부 사이에 직렬 접속된 복수의 제2 보호부를 포함한다. 이러한 특징은 회로 내의 트랜지스터가 트랜지스터의 내전압 이상의 전압이 외부로부터 인가될 때에도 보호될 수 있게 한다. 복수의 제1 보호부가 직렬로 접속되고, 복수의 제2 보호부도 직렬 접속되므로, 보호부들은 하나의 보호부의 내전압 이상의 전압이 단자부에 인가될 때에도 충분한 보호 기능을 갖는다.
전술한 바와 같이, 본 발명은 보호부를 포함하는 반도체 장치 분야에 특히 유용하다.
본 발명의 범위 및 사상으로부터 벗어나지 않는 다양한 다른 변형들이 당업자들에 의해 쉽게 만들어질 수 있다는 것은 자명하다. 따라서, 본 명세서에 첨부된 청구항들의 범위가 본 명세서에 제공된 설명에 한정되는 것을 의도하지 않으며, 청구범위는 넓게 해석되어야 한다.

Claims (11)

  1. 트랜지스터를 포함하는 제1 회로;
    상기 제1 회로와, 소정의 전압이 인가되는 제2 회로를 접속하는 단자부;
    상기 단자부와 포지티브 전원 사이에 직렬로 접속된 복수의 제1 보호부; 및
    상기 단자부와 네가티브 전원 사이에 직렬로 접속된 복수의 제2 보호부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 소정의 전압은, 상기 트랜지스터에 인가될 때, 상기 트랜지스터의 일단에서의 전위와 타단에서의 전위 사이의 전위차가 상기 트랜지스터의 내전압보다 크도록 하는 전압인 반도체 장치.
  3. 제1항에 있어서, 상기 복수의 제1 보호부 및 상기 복수의 제2 보호부의 내전압들은 상기 트랜지스터의 내전압 이상인 반도체 장치.
  4. 제1항에 있어서, 상기 복수의 제1 보호부 및 상기 복수의 제2 보호부는 각각 다이오드들인 반도체 장치.
  5. 제1항에 있어서, 상기 제1 회로는 출력 버퍼 회로인 반도체 장치.
  6. 트랜지스터를 포함하는 제1 회로;
    상기 제1 회로와, 소정의 전압이 인가되는 제2 회로를 접속하는 단자부;
    포지티브 전원 및 네가티브 전원 중 하나와, 제1 전압이 인가되는 전압 인가부 사이에 직렬로 접속된 복수의 제1 보호부; 및
    상기 전압 인가부와 상기 단자부 사이에 직렬로 접속된 복수의 제2 보호부
    를 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 전압 인가부는 상기 포지티브 전원 및 상기 네가티브 전원 중 다른 하나인 반도체 장치.
  8. 제6항에 있어서, 상기 소정의 전압은, 상기 트랜지스터에 인가될 때, 상기 트랜지스터의 일단에서의 전위와 타단에서의 전위 사이의 전위차가 상기 트랜지스터의 내전압보다 크도록 하는 전압인 반도체 장치.
  9. 제6항에 있어서, 상기 복수의 제1 보호부 및 상기 복수의 제2 보호부의 내전압들은 상기 트랜지스터의 내전압 이상인 반도체 장치.
  10. 제6항에 있어서, 상기 복수의 제1 보호부 및 상기 복수의 제2 보호부는 각각 펀치-쓰루 소자들인 반도체 장치.
  11. 제6항에 있어서, 상기 제1 회로는 출력 버퍼 회로인 반도체 장치.
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