KR100935843B1 - Ｉ／ｏ 회로 - Google Patents

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KR100935843B1
KR100935843B1 KR1020080013458A KR20080013458A KR100935843B1 KR 100935843 B1 KR100935843 B1 KR 100935843B1 KR 1020080013458 A KR1020080013458 A KR 1020080013458A KR 20080013458 A KR20080013458 A KR 20080013458A KR 100935843 B1 KR100935843 B1 KR 100935843B1
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데루오 스즈키
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 접지측의 NMOS 드라이버를 작은 면적으로, 또한, 접지측의 NMOS 드라이버의 활성화 천이시간을 짧게 하고, 접지측의 NMOS 드라이버의 게이트 전압을 보다 확실하게 접지 전위로 하는 I/O 회로를 제공하는 것을 목적으로 한다.
I/O 회로(1)는, 드레인이 패드에 접속되는 제1 NMOS 드라이버(10)와, 제1 NMOS 드라이버(10)와 다른 액티브 영역에 배치되고, 드레인이 제1 NMOS 드라이버(10)의 소스에 접속되고, 소스가 접지 전위에 접속되는 제2 NMOS 드라이버(11)와, 내부 전원 전위 레벨을 전원 전위 레벨로 변환하는 레벨컨버터와, 드레인이 레벨컨버터의 한쪽의 출력 단자에 접속되고, 소스가 접지 전위에 접속되고, 게이트가 레벨컨버터의 다른 쪽의 출력 단자에 접속되는 제1 NMOS 트랜지스터(26)를 구비하고, 제1 NMOS 트랜지스터(26)의 드레인이 제2 NMOS(l1) 드라이버의 게이트에 접속되어 있다.

Description

Ｉ／Ｏ 회로{I/O CIRCUIT}
본 발명은, 드라이버 회로가 ESD 보호 회로와 분리된 I/O 회로에 관한 것이다.
비특허문헌 1에 개시된 기술에 따르면, 도 5에 도시한 바와 같이 액티브 영역을 분리한 제l NMOS 드라이버(10) 및 제2 NMOS 드라이버(11)를 캐스케이드 접속하면, ESD 파괴하는 전압이 향상된다는 것이 알려져 있다.
또한, 도 6에 도시한 바와 같이, 제1 NMOS 드라이버(10) 및 제2 NMOS 드라이버(11)의 게이트를 모두 접지 전위(VSS)에 접속한 드라이버 회로(201)와, 제1 NMOS 드라이버(10)의 게이트를 접지 전위(VSS)에 접속하고, 제2 NMOS 드라이버(11)의 게이트를 I/O 패드에 접속한 드라이버 회로(202)와, 제1 NMOS 드라이버(10)의 게이트를 I/O 패드에 접속하고, 제2 NMOS 드라이버(11)의 게이트를 접지 전위(VSS)에 접속한 드라이버 회로(203)와, 제1 NMOS 드라이버(10) 및 제2 NMOS 드라이버(11)의 게이트를 I/O 패드에 접속한 드라이버 회로(204)에 대하여 ESD 내압 조사를 행하였다.
도 7에 드라이버 회로(201∼204)의 ESD 내압 조사 결과를 도시한다. 각각의 특성을 나타내는 그래프의 도달점이 각각의 ESD 파괴전압 및 파괴전류를 나타내고 있다. 드라이버 회로(202) 및 드라이버 회로(204)에서는 약 8.2V에 파괴되고 있는데 반해, 드라이버 회로(201) 및 드라이버 회로(203)에서는 약 16V까지 ESD 파괴에 대한 내성을 유지하고 있다.
드라이버 회로(201) 및 드라이버 회로(203)의 공통점으로는, 제2 NMOS 드라이버(11)의 게이트가 접지 전위(VSS)에 접속되어 있다는 것이다. 따라서, 비특허문헌 1에 개시된 캐스케이드 구성의 드라이버 회로에서는 소스가 접지 전위(VSS)에 접속된 측의 제2 NMOS 드라이버(11)의 게이트를 접지 전위로 함으로써, ESD 파괴하는 전압이 향상되는 것이 분명하다.
도 8에 종래 기술의 I/O 회로를 도시하지만, 제2 NMOS 드라이버(11)의 게이트 단자(C)와 접지 전위 사이에 커패시터(25)를 설치하고, 제2 NMOS 드라이버(11)의 게이트 단자(C)를 접지 전위로 유지하고 있다.
또한, 관련된 기술로서 특허문헌 1에 개시되어 있는 기술이 있다.
[비특허문헌 1] James W. Miller, Michael G. Khazhinsky and James C. Weldon "Engineering the cascoded NMOS Output Buffer for Maximum Vtl", 22th EOS/ESD Symposium Proceedings, p. 308-317, 2000
[특허문헌 1] 일본특허공표 제2003-510827호 공보
그러나, 제2 NMOS 드라이버(11)의 게이트 단자(C)를 접지 전위로 유지하기 위해서는 큰 용량값을 갖는 커패시터가 필요했다. 이렇게 큰 용량값을 갖는 커패시터를 이용하면 레이아웃 면적의 증대를 초래한다는 문제가 있다. 또한, 제2 NMOS 드라이버(11)를 도통시키기 위해, 게이트 단자의 신호 레벨을 접지 전위로부터 "H"레벨로 천이시키는 경우, 커패시터로의 충전시간이 필요하기 때문에, 천이시간이 길어진다는 문제가 있다. 또한, 커패시터를 이용하여 제2 NMOS 드라이버(11)에서의 게이트 단자(C)의 전위가 PMOS 트랜지스터(17)를 통해 충전됨으로써 상승하게 된다는 문제가 있다.
본 발명은 상기 배경기술을 감안하여 이루어진 것으로, 캐스케이드 접속된 NMOS 드라이버 중, 접지측의 NMOS 드라이버를 작은 면적으로, 접지측의 NMOS 드라이버의 활성화 천이시간을 짧게 하고, 또한, 접지측의 NMOS 드라이버의 게이트 전압을 보다 확실하게 접지 전위로 하는 I/O 회로를 제공하는 것을 목적으로 한다.
그 해결 수단은, 드레인이 패드에 접속되는 제1 NMOS 드라이버와, 상기 제1 NMOS 드라이버와 다른 액티브 영역에 레이아웃되고, 드레인이 상기 제1 NMOS 드라이버 소스에 접속되고, 소스가 접지 전위에 접속되는 제2 NMOS 드라이버와, 내부 전원 전위의 신호의 레벨을 전원 전위의 신호 레벨로 변환하는 레벨컨버터와, 드레인이 상기 레벌컨버터의 한쪽의 출력 단자에 접속되고, 소스가 접지 전위에 접속되 고, 게이트가 상기 레벨컨버터의 다른 쪽의 출력 단자에 접속되는 제l NMOS 트랜지스터를 구비하고, 상기 제1 NMOS 트랜지스터의 드레인이 상기 제2 NMOS 드라이버의 게이트에 접속되는 것을 특징으로 하는 I/O 회로이다.
본 발명에서는, 패드에 ESD 인가를 행하면, 레벨컨버터의 출력이 중간전위가 된다. 그러면, 제1 NMOS 트랜지스터가 도통하고, 제2 NMOS 드라이버의 게이트가 접지 전위가 된다. 이에 따라, 제1 NMOS 드라이버 및 제2 NMOS 드라이버의 패드로의 ESD 인가에 의한 파괴를 방지할 수 있다.
본 발명에 따르면, 캐스케이드 접속된 NMOS 드라이버 중 접지측의 NMOS 드라이버를 작은 면적으로, 접지측의 NMOS 드라이버의 활성화 천이시간을 짧게 하고, 또한, 접지측의 NMOS 드라이버의 게이트 전압을 보다 확실하게 접지 전위로 유지하는 I/O 회로를 제공하는 것이 가능해진다.
이하, 본 발명의 I/O 회로에 대하여 구체화한 실시형태를 도 1∼도 4에 기초하여, 도면을 참조하면서 상세히 설명한다.
도 1은, 본 실시형태에 따른 I/O 회로(1)의 구성을 나타내는 회로도이다. I/O 회로(1)는, 제1 NMOS 드라이버(10)와, 제2 NMOS 드라이버(11)를 구비하고 있다. 제1 NMOS 드라이버(10)와 제2 NMOS 드라이버(11)는, 도 5에 도시한 바와 같이 서로 액티브 영역을 분리하여 레이아웃되어 있다. 그리고, 각각의 주위는 가드링(34)(백게이트의 웰탭)으로 둘러싸여 있다. 또한, 제1 NMOS 드라이버(10)의 소스 와 제2 NMOS 드라이버(11)의 드레인은 서로 배선층으로 결선되어 있다.
제1 NMOS 드라이버(10)와 제2 NMOS 드라이버(11)는 각각 주위가 가드링(34)으로 둘러싸여 있기 때문에, 벌크층을 통과시킨 전기적 간섭이 작아지므로, 보다 ESD 내압을 올릴 수 있다.
도 1로 돌아가, I/O 회로(1)는, ESD 보호 소자를 이루는 게이트가 VSS에 접속되는 NMOS 트랜지스터(12) 및 그것과 직렬 접속되는 실리사이드블록(13)을 구비하고 있다. 또한, I/O 회로(1)는, ESD 보호 소자를 이루고, 게이트가 외부 전원(VDE)에 접속되는 PMOS 트랜지스터(14)와, 제1 NMOS 드라이버(10)와 함께 인버터를 형성하는 PMOS 트랜지스터(15)를 구비하고 있다. PMOS 트랜지스터(15) 및 제1 NMOS 드라이버(10)로 이루어지는 인버터는 내부 회로(16)로부터의 신호에 의해 구동되고 있다.
또한, I/O 회로(1)는, 소스가 외부 전원(VDE)에 접속되고, 게이트가 다른 쪽의 반전출력 단자(XQ)에 접속된 PMOS 트랜지스터(17)와, 소스가 접지 전위(VSS)에 접속되고, 드레인이 PMOS 트랜지스터(17)의 드레인에 접속되어 게이트가 반전입력 단자(XA)를 이루는 NMOS 트랜지스터(18)와, 소스가 외부 전원(VDE)에 접속되고, 게이트가 한쪽의 출력 단자(Q)에 접속된 PMOS 트랜지스터(19)와, 소스가 접지 전위(VSS)에 접속되고, 드레인이 PMOS 트랜지스터(19)의 드레인에 접속되어 게이트가 입력 단자 A를 이루는 NMOS 트랜지스터(20)를 구비한다. PMOS 트랜지스터(17), NMOS 트랜지스터(18), PMOS 트랜지스터(19) 및 NMOS 트랜지스터(20)는, 내부 전원(VDI)의 신호 레벨을 외부 전원(VDE)의 신호 레벨로 변환하는 레벨컨버터를 이룬 다. 또한, I/O 회로(1)는, 게이트가 반전출력 단자(XQ)에 접속되고, 드레인이 출력 단자(Q)에 접속되고, 소스가 접지 전위(VSS)에 접속되는 NMOS 트랜지스터(26)를 구비하고 있다. 또한, 레벨컨버터의 출력 단자(Q) 및 제2 NMOS 드라이버(11)의 게이트 단자(C)는 접속되어 있다.
또한, I/O 회로(1)는, 내부 전원(VDI)에 의해 구동되는 인버터를 구성하는 PMOS 트랜지스터(21) 및 NMOS 트랜지스터(22)와, 내부 전원(VDI)으로 구동되는 인버터를 구성하는 PMOS 트랜지스터(23) 및 NMOS 트랜지스터(24)를 구비하고 있다. 인버터를 구성하는 PMOS 트랜지스터(23) 및 NMOS 트랜지스터(24)에는, 제2 NMOS 드라이버(11)의 게이트 단자(C)를 제어하는 제어 신호(CNT)가 입력되어 있다.
I/O 패드(32)에, VSS를 기준으로 하는 양의 극성의 ESD를 인가하면, 외부 전원(VDE)에 대하여도, 도 2에 도시한 바와 같이, 기생 다이오드(14Di)에 의해, I/O 패드(32), PMOS 트랜지스터(14)의 드레인(14D), 기생 다이오드(14Di), PMOS 트랜지스터(14)의 백게이트(14BG)를 통해 외부 전원(VDE)에도 전압이 인가된다.
PMOS 트랜지스터(21) 및 NMOS 트랜지스터(22)로 이루어지는 인버터와, PMOS 트랜지스터(23) 및 NMOS 트랜지스터(24)로 이루어지는 인버터의 출력은 기생 용량이 방전된 상태이므로, 그 출력은 접지 전위이다.
따라서, 레벨컨버터의 입력 단자 A 및 반전입력 단자(XA)에는 모두 접지 전위가 입력된다. 또한, 레벨컨버터에 있어서, ESD 내압 시험을 위한 전압이 인가되기 전에는, 출력 단자(Q) 및 반전출력 단자(XQ)는 접지 전위이지만, ESD 내압 시험을 위한 전압이 인가되면, PMOS 트랜지스터(17) 및 PMOS 트랜지스터(19)는 도통하 고, 출력 단자(Q) 및 반전출력 단자(XQ)의 전위는 상승한다. 반전출력 단자(XQ)의 전위가 NMOS 트랜지스터(26)의 임계전압을 초과하면, NMOS 트랜지스터(26)는 도통한다. NMOS 트랜지스터(26)가 도통하면 출력 단자(Q) 및 게이트 단자(C)의 신호 레벨은 접지 전위가 된다. 이에 따라, PMOS 트랜지스터(19)는 완전히 도통하고, 반전출력 단자(XQ) 레벨의 "H"레벨로의 천이에 의해, PMOS 트랜지스터(17)는 비도통이 되고, 반전출력 단자(XQ)가 "H"레벨, 출력 단자(Q)가 접지 전위 상태를 유지하게 된다(래치동작).
한편, I/O 패드(32)로부터, 실리사이드블록(13) 및 NMOS 트랜지스터(12)를 직렬로 접속한 ESD 보호 소자에 관하여 설명한다. 도 3에 ESD 보호 소자의 구조를 나타내는 단면도를 도시한다. I/O 패드(32)에 접속된 NMOS 트랜지스터(12)의 드레인(12D)은 실리사이드블록(13)을 사이에 두고 있기 때문에, I/O 패드(32)와는 벌크로 접속되어 있다. NMOS 트랜지스터(12)의 드레인(12D)(n+)과, NMOS 트랜지스터(12)의 벌크(p-)와, NMOS 트랜지스터(12)의 소스로 기생 NPN 트랜지스터(12TR)를 구성한다. 기생 NPN 트랜지스터(12TR)는, 저전압에서는 도통하지 않지만, 누설전류 등에 의해, I/O 패드(32)의 전위가 약 9V에 도달하면 도통한다. 도 4에 ESD 보호 소자의 I-V 특성을 나타내는 특성도를 도시하지만, 기생 NPN 트랜지스터(12TR)가 일단 도통하면, 스냅백하여 홀드전압(약 6V)까지 내려가고, 그 후는 전압에 따른 대전류를 흐르게 할 수 있다. 덧붙여 말하면, 머신모델 ESD 내압 규격으로는 3.5A(파선으로 도시한 부분)까지 흐르게 할 수 있으면, 200V 이상의 내압이 되는 것을 예상할 수 있다.
본 실시형태에 따른 I/O 회로(1)에서는, 제2 NMOS 드라이버(11)의 게이트 단자(C)가 래치동작에 의해, 접지 전위로 유지되어 있으므로, 제1 NMOS 드라이버(10) 및 제2 NMOS 드라이버(11)로 이루어지는 드라이버 회로는 약 9V 이상의 ESD 내압을 지니고, ESD 보호 소자의 기생 NPN 트랜지스터(12TR)가 도통할 때까지, 제1 NMOS 드라이버(10) 및 제2 NMOS 드라이버(11)로 구성되는 캐스케이드 접속된 드라이버 회로에서, ESD 내압을 유지할 수 있다.
본 실시형태에 따른 I/O 회로(1)에서는, 커패시터를 이용하지 않고, 제2 NMOS 드라이버(11)의 게이트 단자(C)에서의 접지 전위를 유지하고 있다. 커패시터를 이용하지 않기 때문에, 커패시터를 이용한 종래 기술의 회로에 비하여, I/O 회로(1) 전체의 레이아웃 면적을 촘촘하게 할 수 있다.
또한, 내부 전원(VDI)이 접속되고, 통상적으로 게이트 단자(C)가 제어된 경우에도, 종래 기술의 I/O 회로(100)에서는, 큰 용량의 커패시터(25)를 이용하고 있었기 때문에, 접지 전위로부터 "H"레벨로의 천이동작이 느렸으나, 본 실시형태의 I/O 회로(1)에서는 커패시터를 사용하지 않으므로, 신속하게 접지 전위로부터 "H"레벨로의 천이동작을 행할 수 있다.
또한, 종래 기술의 I/O 회로(100)에서는, 게이트 단자(C)를 접지 전위로 유지하기 위해 커패시터(25)를 사용하였다. 이 때문에, PMOS 트랜지스터(17)를 통해 충전되고, 전위가 상승하는 문제점이 있었다. 이에 반하여 본 실시형태의 I/O 회로(1)에서는, 래치동작에 의해 접지 전위를 유지하고 있으므로, 게이트 단자(C)의 전위가 상승할 우려가 없다.
또한, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 본 발명의 취지를 벗어나지 않는 범위 내에서 다양한 개량, 변형이 가능한 것은 물론이다.
예를 들어, 본 실시형태에서는, 제1 NMOS 드라이버(10)가 일단인 경우에 대하여, 출력이 인버터인 경우를 예시했지만, 제1 NMOS 드라이버(10)와 동일한 구조인 것을 복수 캐스케이드 접속한 것이라도 좋다. 예컨대, 출력 드라이버를 NAND 구성으로 한 경우에는, 제1 NMOS 드라이버(10)와 동일한 구성의 트랜지스터를 또 일단(一段) 캐스케이드 접속하면 좋다.
또한, 본 실시형태에서는, PMOS 트랜지스터(21) 및 NMOS 트랜지스터(22)와, PMOS 트랜지스터(23) 및 NMOS 트랜지스터(24)라는 2개의 인버터를 통해 입력 단자 A 및 반전입력 단자(XA)를 제어하고 있지만, PMOS 트랜지스터(21) 및 NMOS 트랜지스터(22)를 삭제하고, 도시하지 않는 제어 신호로 입력 단자 A를 직접 제어하여도 좋다.
또한, NMOS 트랜지스터(26)는, 제1 NMOS 트랜지스터의 일례, NMOS 트랜지스터(12)는, 제2 NMOS 트랜지스터의 일례, PMOS 트랜지스터(14)는 제1 PMOS 트랜지스터의 일례, PMOS 트랜지스터(15)는 제2 PMOS 트랜지스터의 일례이다. 또한, PMOS 트랜지스터(17)는 제3 PMOS 트랜지스터의 일례, PMOS 트랜지스터(19)는 제4 트랜지스터의 일례, NMOS 트랜지스터(18)는 제3 NMOS 트랜지스터의 일례, NMOS 트랜지스터(20)는 제4 NMOS 트랜지스터의 일례이다. 또한, PMOS 트랜지스터(21) 및 NMOS 트랜지스터(22)는 제1 인버터의 일례, PMOS 트랜지스터(23) 및 NMOS 트랜지스터(24)는 제2 인버터의 일례이다.
도 1은 본 실시형태에 따른 I/O 회로의 구성을 도시하는 회로도이다.
도 2는 I/O 패드에 ESD 시험전압이 인가된 경우의 PMOSESD 보호 소자의 상태를 도시하는 단면도이다.
도 3은 ESD 보호 소자의 구조를 도시하는 단면도이다.
도 4는 ESD 보호 소자의 I-V 특성을 도시하는 특성도이다.
도 5는 캐스케이드 구성의 NMOS 드라이버의 구조를 도시하는 레이아웃도이다.
도 6은 각 구성의 드라이버 회로의 접속을 도시하는 회로도이다.
도 7은 각 구성의 드라이버 회로의 ESD 내압 특성을 도시하는 특성도이다.
도 8은 종래 기술의 I/O 회로의 구성을 도시하는 회로도이다.
<부호의 설명>
10: 제1 NMOS 드라이버
11: 제2 NMOS 드라이버
12: NMOS 트랜지스터
13: 실리사이드블록
14: PMOS 트랜지스터
15: PMOS 트랜지스터
17: PMOS 트랜지스터
18: NMOS 트랜지스터
19: PMOS 트랜지스터
20: NMOS 트랜지스터
21: PMOS 트랜지스터
22: NMOS 트랜지스터
23: PMOS 트랜지스터
24: NMOS 트랜지스터
26: NMOS 트랜지스터
32: I/O 패드
34: 가드링
VDE: 외부 전원
VDI: 내부 전원
VSS: 접지 전위
XA: 반전입력 단자
XQ: 출력 단자
Q: 출력 단자
XQ: 반전출력 단자

Claims (8)

  1. 드레인이 I/O 패드에 접속되는 제1 NMOS 드라이버와,
    상기 제1 NMOS 드라이버와 다른 액티브 영역에 레이아웃되고, 드레인이 상기 제1 NMOS 드라이버의 소스에 접속되며, 소스가 접지 전위에 접속되는 제2 NMOS 드라이버와,
    전원 전위와는 분리되는 내부 전원 전위로 구동되는 제1 제어 신호 및 상기 제1 제어 신호와 상보적인 신호를 입력으로 하고, 상기 전원 전위로 구동되는 상기 제1 제어 신호와 동상의 제2 제어 신호 및 상기 제2 제어 신호와 상보적인 신호로 변환하는 래치구성의 레벨컨버터와,
    드레인이 상기 제2 제어 신호가 출력되는 레벨컨버터의 출력 단자에 접속되고, 소스가 접지 전위에 접속되고, 게이트가 상기 레벨컨버터의 상기 제2 제어 신호와 상보적인 신호의 출력 단자에 접속되는 제1 NMOS 트랜지스터
    를 구비하며,
    상기 제1 NMOS 트랜지스터의 드레인이 상기 제2 NMOS 드라이버의 게이트에 접속되는 것을 특징으로 하는 I/O 회로.
  2. 제1항에 있어서,
    상기 I/O 패드와 상기 접지 전위 사이에 ESD 보호 회로를 구비하는 것을 특징으로 하는 I/O 회로.
  3. 제2항에 있어서,
    상기 ESD 보호 회로는 실리사이드블록과 제2 NMOS 트랜지스터가 직렬로 접속하여 이루어지는 것을 특징으로 하는 I/O 회로.
  4. 제1항에 있어서,
    드레인에 I/O 패드는, 소스 및 게이트에 전원 전위가 접속되는 제1 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 I/O 회로.
  5. 제1항에 있어서,
    드레인이 상기 I/O 패드에, 소스가 상기 전원 전위에, 게이트가 상기 제1 NMOS 드라이버의 게이트에 접속되는 제2 PMOS 트랜지스터를 구비하고,
    상기 제1 NMOS 드라이버는 NMOS 트랜지스터로 구성되어 이루어지는 것을 특징으로 하는 I/O 회로.
  6. 제1항에 있어서,
    상기 제1 NMOS 드라이버의 레이아웃 및 상기 제2 NMOS 드라이버의 레이아웃은 함께 백게이트의 가드링으로 둘러싸여 있는 것을 특징으로 하는 I/O 회로.
  7. 제1항에 있어서,
    상기 레벨컨버터는,
    드레인이 상기 제2 제어 신호의 출력 단자에 접속되고, 소스가 접지 전위에 접속되고, 게이트가 상기 제1 NMOS 드라이버의 상기 제1 제어 신호와 상보적인 신호의 입력 단자에 접속되는 제3 NMOS 트랜지스터와,
    드레인이 상기 제2 제어 신호와 상보적인 신호의 출력 단자에 접속되고, 소스가 접지 전위에 접속되고, 게이트가 상기 제1 NMOS 드라이버의 상기 제1 제어 신호의 입력 단자에 접속되는 제4 NMOS 트랜지스터와,
    드레인이 상기 제2 제어 신호의 출력 단자에 접속되고, 소스가 상기 전원 전위에 접속되고, 게이트가 상기 제2 제어 신호와 상보적인 신호의 출력 단자에 접속되는 제3 PMOS 트랜지스터와,
    드레인이 상기 제2 제어 신호와 상보적인 신호의 출력 단자에 접속되고, 소스가 상기 전원 전위에 접속되고, 게이트가 상기 제2 제어 신호의 출력 단자에 접속되는 제4 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 I/O 회로.
  8. 제1항에 있어서,
    상기 내부 전원 전위로 구동되고, 출력 단자가 상기 레벨컨버터의 상기 제 1 제어 신호의 입력 단자에 접속되는 제1 인버터와,
    상기 내부 전원 전위로 구동되고, 출력 단자가 상기 레벨컨버터의 상기 제 1 제어 신호와 상보의 신호의 입력 단자 및 상기 제1 인버터의 입력 단자에 접속되는 제2 인버터
    를 구비하는 것을 특징으로 하는 I/O 회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080622A (ja) 2008-09-25 2010-04-08 Panasonic Corp 半導体集積回路
US8218277B2 (en) * 2009-09-08 2012-07-10 Xilinx, Inc. Shared electrostatic discharge protection for integrated circuit output drivers
WO2019163324A1 (ja) * 2018-02-21 2019-08-29 ソニーセミコンダクタソリューションズ株式会社 保護素子及び半導体装置
KR102621754B1 (ko) 2018-11-27 2024-01-05 삼성전자주식회사 Cmos 트랜지스터를 구비한 집적회로 소자
US11251782B1 (en) 2020-11-10 2022-02-15 Nxp B.V. Level shifter with ESD protection
US20240006410A1 (en) * 2020-12-08 2024-01-04 Rohm Co., Ltd. Protection element

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795042A (ja) * 1993-09-20 1995-04-07 Fujitsu Ltd レベル変換回路
KR20000000866A (ko) * 1998-06-05 2000-01-15 김영환 레벨변환회로
JP2003318726A (ja) 2002-04-24 2003-11-07 Fujitsu Ltd ラッチ形レベルコンバータおよび受信回路
JP2006332144A (ja) 2005-05-24 2006-12-07 Pioneer Electronic Corp 集積回路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4546288B2 (ja) * 2005-02-28 2010-09-15 株式会社リコー 差動出力回路及びその差動出力回路を有する半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795042A (ja) * 1993-09-20 1995-04-07 Fujitsu Ltd レベル変換回路
KR20000000866A (ko) * 1998-06-05 2000-01-15 김영환 레벨변환회로
JP2003318726A (ja) 2002-04-24 2003-11-07 Fujitsu Ltd ラッチ形レベルコンバータおよび受信回路
JP2006332144A (ja) 2005-05-24 2006-12-07 Pioneer Electronic Corp 集積回路

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