JP2008305852A - 半導体装置 - Google Patents

Abstract

【課題】ＥＳＤから出力用のＣＭＯＳ回路を確実に保護することができる半導体装置を提供する。
【解決手段】半導体装置１において、出力パッド６をＮＭＯＳ５のドレインに接続する配線１２に抵抗Ｒを付加する。これにより、出力パッド６からＮＭＯＳ５を経由して低電位電源配線ＶＳＳに至る出力用ＮＭＯＳ経路の抵抗を、保護用ＮＭＯＳ７がスナップバックするような電圧が出力パッド６と低電位電源配線ＶＳＳとの間に印加されたときに、出力用ＮＭＯＳ経路に流れる電流がＮＭＯＳ５の破壊電流よりも小さくなるような値とする。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、出力用のＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）回路が設けられた半導体装置に関する。

従来より、半導体装置において、内部回路の出力信号を外部に取り出すための出力回路として、ＣＭＯＳ回路を設ける技術が知られている。ＣＭＯＳ回路は、Ｐチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）及びＮチャネル型ＭＯＳＦＥＴからなる回路であり、Ｐチャネル型ＭＯＳＦＥＴのソースが半導体装置の高電位電源配線（ＶＤＤ）に接続され、Ｎチャネル型ＭＯＳＦＥＴのソースが低電位電源配線（ＶＳＳ）に接続され、これらのＭＯＳＦＥＴのゲートに内部回路の出力信号が印加され、ドレインが半導体装置の出力端子に接続されている。これにより、内部回路の出力信号に応じて、ＶＤＤ電位又はＶＳＳ電位が出力端子に印加される（例えば、特許文献１参照。）。

そして、このような半導体装置において、出力端子にＥＳＤ（Electro Static Discharge：静電気放電）が入力されたときに、このＥＳＤからＣＭＯＳ回路のＭＯＳＦＥＴを保護するために、出力端子と高電位電源配線との間又は出力端子と低電位電源配線との間に、ＭＯＳＦＥＴに対して並列にＥＳＤ保護素子を接続する技術が知られている。このＥＳＤ保護素子には、例えば、ＭＯＳＦＥＴが用いられている。例えば、ＣＭＯＳ回路を構成するＮチャネル型ＭＯＳＦＥＴ（以下、「出力用ＮＭＯＳ」という）を保護するために、この出力用ＮＭＯＳに対して並列に、出力端子と低電位電源配線との間にＮチャネル型ＭＯＳＦＥＴ（以下、「保護用ＮＭＯＳ」という）を接続する。そして、この保護用ＮＭＯＳのゲートを低電位電源配線に接続することにより、この保護用ＮＭＯＳを通常はオフ状態とし、出力端子にＥＳＤが入力されるとオン状態となるようにする（例えば、特許文献２参照。）。

しかしながら、このような半導体装置においては、以下に示すような問題点がある。すなわち、保護用ＮＭＯＳのゲートには低電位側電源電位（ＶＳＳ電位）が常時印加されており、完全にオフ状態となっている。これに対して、出力用ＮＭＯＳのゲートには、内部回路によってＶＤＤ電位とＶＳＳ電位との間の不定電位が印加されているため、保護用ＮＭＯＳと比較して、チャネルが誘起されている。このため、出力用ＮＭＯＳがオン状態となるためのドレイン−ソース間の電圧は、保護用ＮＭＯＳがオン状態となるためのドレイン−ソース間の電圧よりも低く、出力端子にＥＳＤが入力されると、出力用ＮＭＯＳが保護用ＮＭＯＳよりも先にオン状態となり、ＥＳＤ電流が集中的に流れてしまう。このため、保護用ＮＭＯＳを出力用ＮＭＯＳに対して並列に接続しただけでは、十分な保護効果を得ることができず、入力されるＥＳＤ電流の大きさによっては、出力用ＮＭＯＳが破壊されてしまうことがある。

特開平５−３１７３号公報（図１１） 特開２００７−９６２１１号公報（図９）

本発明の目的は、ＥＳＤから出力用のＣＭＯＳ回路を確実に保護することができる半導体装置を提供することである。

本発明の一態様によれば、内部回路と、ソースが高電位電源配線に接続されゲートが前記内部回路に接続されたＰチャネル型ＭＯＳトランジスタ及びソースが低電位電源配線に接続されゲートが前記内部回路に接続されたＮチャネル型ＭＯＳトランジスタからなるＣＭＯＳと、前記Ｐチャネル型ＭＯＳトランジスタのドレイン及び前記Ｎチャネル型ＭＯＳトランジスタのドレインに接続された出力端子と、ソース及びゲートが前記高電位電源配線及び前記低電位電源配線のうち一方の電源配線に接続され、ドレインが前記出力端子に接続され、導電型が前記Ｐチャネル型ＭＯＳトランジスタ及び前記Ｎチャネル型ＭＯＳトランジスタのうちソースが前記一方の電源配線に接続された一方のＭＯＳトランジスタの導電型と同じである保護用トランジスタと、を備え、前記出力端子から前記一方のＭＯＳトランジスタを経由して前記一方の電源配線に至る電流経路の抵抗は、前記保護用トランジスタがスナップバックするような電圧が前記出力端子と前記一方の電源配線との間に印加されたときに、前記電流経路に流れる電流が前記一方のＭＯＳトランジスタの破壊電流よりも小さくなるような値となっていることを特徴とする半導体装置が提供される。

本発明によれば、ＥＳＤから出力用のＣＭＯＳ回路を確実に保護することができる半導体装置を実現することができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する回路図であり、
図２（ａ）は出力用ＭＯＳを例示する断面図であり、（ｂ）は保護用ＭＯＳを例示する断面図であり、
図３は、この半導体装置を例示する平面図である。

図１に示すように、本実施形態に係る半導体装置１においては、内部回路２が設けられている。内部回路２は、半導体装置１の本来の機能を担保する回路であり、例えば、演算を行う論理回路及びデータを記憶するメモリなどから構成されている。また、半導体装置１には、内部回路２に対して高電位側及び低電位側の電源電位をそれぞれ供給する高電位電源配線ＶＤＤ及び低電位電源配線ＶＳＳが設けられている。

また、半導体装置１には、内部回路２の出力信号を外部に取り出すための出力回路として、ＣＭＯＳ３が設けられている。ＣＭＯＳ３にはＰチャネル型ＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という）４及びＮチャネル型ＭＯＳＦＥＴ（以下、「ＮＭＯＳ」という）５が設けられている。ＰＭＯＳ４のドレインとＮＭＯＳ５のドレインとは相互に接続されており、ＰＭＯＳ４のゲート及びＮＭＯＳ５のゲートは内部回路２の出力配線２ａに接続されている。また、ＰＭＯＳ４のソースは高電位電源配線ＶＤＤに接続されており、ＮＭＯＳ５のソースは低電位電源配線ＶＳＳに接続されている。

更に、半導体装置１には、出力端子としての出力パッド６が設けられている。出力パッド６は、配線１１及び１２を介して、ＰＭＯＳ４のドレイン及びＮＭＯＳ５のドレインに接続されている。なお、出力端子の態様はパッドには限定されず、内部回路２の出力信号を半導体装置１の外部に取り出せるようなものであればよい。

更にまた、半導体装置１には、保護用のＮチャネル型ＭＯＳＦＥＴ（以下、「保護用ＮＭＯＳ」という）７が設けられている。保護用ＮＭＯＳ７のソース及びゲートは低電位電源配線ＶＳＳに接続されており、ドレインは配線１３及び１１を介して、出力パッド６に接続されている。すなわち、出力パッド６から引き出された配線１１は、ノードＮにて配線１２と配線１３とに分岐し、配線１２はＰＭＯＳ４のドレイン及びＮＭＯＳ５のドレインに接続され、配線１３は保護用ＮＭＯＳ７のドレインに接続されている。これにより、保護用ＮＭＯＳ７は、出力パッド６と低電位電源配線ＶＳＳとの間に、ＮＭＯＳ５に対して並列に接続されている。

図２（ａ）及び（ｂ）に示すように、出力用のＮＭＯＳ５及び保護用ＮＭＯＳ７においては、半導体装置１の基板であるシリコン基板１５上に複数本のストライプ状のゲート電極１６が相互に平行に設けられており、シリコン基板１５とゲート電極１６との間にはゲート絶縁膜１７が形成されている。また、シリコン基板１５の上面にはＰ型ウェル１８が形成されており、Ｐ型ウェル１８におけるゲート電極１６の直下域間の領域には、Ｎ型領域１９が形成されている。ＮＭＯＳ５及び保護用ＮＭＯＳ７において、このＮ型領域１９はソース領域又はドレイン領域として機能し、Ｐ型ウェル１８におけるＮ型領域１９間の領域はチャネル領域として機能する。そして、ＮＭＯＳ５におけるドレイン−ソース間隔Ａ_１、すなわち、Ｎ型領域１９の配列周期は、保護用ＮＭＯＳ７におけるドレイン−ソース間隔Ａ_２よりも小さい。これは、ＮＭＯＳ５におけるドレイン−ソース間の寄生抵抗を可及的に小さくし、ＮＭＯＳ５の電流駆動能力を向上させるためである。

次に、図３を参照して、半導体装置１の平面レイアウトについて説明する。なお、図３においては、説明の便宜上、ＸＹ直交座標を設定してある。
図３に示すように、半導体装置１においては、チップの＋Ｘ−Ｙ側の角部に、出力パッド６が配置されている。半導体装置１の上面側から見て、出力パッド６の形状は例えば正方形である。出力パッド６は半導体装置１の多層配線層（図示せず）の最上層に形成されている。

また、出力パッド６から見て−Ｘ側には、保護用ＮＭＯＳ７が配置されている。更に、出力パッド６から見て＋Ｙ側には、出力用のＮＭＯＳ５が配置されている。上面側から見て、保護用ＮＭＯＳ７及びＮＭＯＳ５の形状は、それぞれ矩形である。保護用ＮＭＯＳ７及びＮＭＯＳ５は、半導体装置１のシリコン基板１５の上面及び多層配線層の下層部分に形成されている。なお、内部回路２も、シリコン基板１５の上面及び多層配線層の下層部分に形成されている。

そして、保護用ＮＭＯＳ７の直上域を含む領域には、矩形の金属膜からなる配線１１が配置されている。配線１１は出力パッド６に接続されており、出力パッド６の−Ｘ側の端部から−Ｘ方向に延出している。また、配線１１と保護用ＮＭＯＳ７との間にはコンタクトが形成されており、このコンタクトが配線１３となっている。なお、図を簡略化するために、図３においては、コンタクト（配線１３）は１個のみ模式的に示しているが、実際には複数個形成されている。

更に、配線１１と出力用のＮＭＯＳ５との間には、金属膜からなる配線１２が接続されている。配線１２は、配線１１を形成する金属膜の＋Ｙ側の端部の−Ｘ側の部分から一旦＋Ｙ方向に引き出されて内部回路２の直上域に進入し、屈曲部１２ａにて−Ｘ方向に略直角に屈曲して内部回路２の直上域内を−Ｘ方向に延び、屈曲部１２ｂにて＋Ｙ方向に略直角に屈曲して内部回路２の直上域内を＋Ｙ方向に延び、屈曲部１２ｃにて＋Ｘ方向に略直角に屈曲して内部回路２の直上域内を＋Ｘ方向に延び、内部回路２の直上域から出てＮＭＯＳ５の直上域に至っている。そして、コンタクト１２ｄを介してＮＭＯＳ５のドレインに接続されている。

このように、金属膜からなる配線１２は、配線１１から分岐した後、内部回路２が形成されている領域内を通過して、ＮＭＯＳ５に至っている。これにより、配線１２は、出力パッド６をＮＭＯＳ５に接続している。そして、配線１２は、屈曲部１２ａ、１２ｂ及び１２ｃにて３回屈曲することにより、内部回路２が形成されている領域内で引き回されて、大きな抵抗が付加されている。この配線１２に付加された抵抗は、図１においては、抵抗Ｒとして表されている。配線１２の抵抗はコンタクトからなる配線１３よりも大きく、この結果、出力パッド６からＮＭＯＳ５に至る配線の抵抗は、出力パッド６から保護用ＮＭＯＳ７に至る配線の抵抗よりも大きくなっている。

次に、本実施形態の作用効果について説明する。
本実施形態の作用効果を説明するために、先ず、比較例に係る半導体装置について説明する。
図４は、この半導体装置を例示する回路図であり、
図５は、本比較例に係る半導体装置を例示する平面図である。
図４に示すように、本比較例に係る半導体装置６１は、本実施形態に係る半導体装置１（図１参照）と比較して、出力パッド６から出力用のＮＭＯＳ５に至る電流経路に抵抗Ｒが付加されていない点が異なっている。半導体装置６１における上記以外の構成は、前述の半導体装置１と同じである。

半導体装置１及び６１における上述の等価回路上の相違点は、半導体装置のレイアウトの違いに起因している。すなわち、図５に示すように、比較例に係る半導体装置６１においては、出力パッド６をＮＭＯＳ５及び保護用ＮＭＯＳ７に接続する配線として、配線１１乃至１３（図３参照）の替わりに配線７１乃至７３が設けられている。

配線７１は矩形の金属膜からなり、出力パッド６の＋Ｙ側の端部から＋Ｙ方向に引き出されている。配線７１の幅は、出力パッド６の幅と略等しく、太く短い配線である。また、配線７２は、配線７１よりも細く短い矩形の金属膜からなり、配線７１の＋Ｙ側の端部から更に＋Ｙ側に引き出され、そのままＮＭＯＳ５の直上域に至っている。そして、コンタクト（図示せず）を介してＮＭＯＳ５のドレインに接続されている。配線７２の長さは配線１２（図３参照）の長さよりも短く、従って、配線７２の抵抗は、配線１２の抵抗よりも小さい。このように、配線７１及び７２は、内部回路２の直上域には進入せずに、出力パッド６からＮＭＯＳ５まで直線的に延びることにより、出力パッド６をＮＭＯＳ５に最短距離で接続している。

更に、配線７３は、Ｌ字形の金属膜によって形成されている。配線７３は、配線７１の−Ｘ側の端部における＋Ｙ側の部分から−Ｘ方向に引き出され、屈曲部７３ａにて−Ｙ方向に略直角に屈曲して−Ｙ方向に延び、保護用ＮＭＯＳ７の直上域に至っている。そして、コンタクト（図示せず）を介して、保護用ＮＭＯＳ７のドレインに接続されている。

次に、上述の如く構成された本実施形態に係る半導体装置１の動作を、比較例に係る半導体装置６１の動作と比較して説明する。
以下の説明において、「出力用ＮＭＯＳ経路」とは、図１及び図５に示す出力パッド６から配線１１、ノードＮ、配線１２、抵抗Ｒ及びＮＭＯＳ５を経由して低電位電源配線ＶＳＳに至る電流経路全体をいう。また、「保護用ＮＭＯＳ経路」とは、出力パッド６から配線１１、ノードＮ及び保護用ＮＭＯＳ７を経由して低電位電源配線ＶＳＳに至る電流経路全体をいう。
図６は、横軸に出力パッドと低電位電源配線との間の電圧Ｖをとり、縦軸に出力用ＮＭＯＳ経路及び保護用ＮＭＯＳ経路にそれぞれ流れる電流Ｉをとって、出力用ＮＭＯＳ経路及び保護用ＮＭＯＳ経路の動作特性を例示するグラフ図である。
図７は、横軸に出力パッドと低電位電源配線との間の電圧Ｖをとり、縦軸に出力用ＮＭＯＳ経路及び保護用ＮＭＯＳ経路に流れる合計の電流Ｉ_{ｔｏｔａｌ}をとって、半導体装置の動作特性を例示するグラフ図である。

すなわち、図６は、出力用ＮＭＯＳ経路及び保護用ＮＭＯＳ経路のそれぞれの動作特性を示し、図７は、これらの経路が並列に接続された回路の動作特性を示している。図７に示すグラフ図は、例えば、ＴＬＰ（Transmission Line Pulse）試験器を用いて半導体装置１を評価することにより、取得することができる。なお、図６においては、本実施形態の出力用ＮＭＯＳ経路の動作特性は実線で示し、比較例に出力用ＮＭＯＳ経路の動作は破線で示している。また、保護用ＮＭＯＳ経路の動作特性は一点鎖線で示している。一方、図７においては、本実施形態に係る半導体装置の動作特性は実線で示し、比較例に係る半導体装置の動作特性は破線で示している。

図６及び図７において、ＮＭＯＳ５がスナップバックするような電圧Ｖの値をＶ_１とし、保護用ＮＭＯＳ７がスナップバックするような電圧Ｖの値をＶ_４とする。また、ＮＭＯＳ５が破壊される電流の大きさをＩ_Ｌとする。保護用ＮＭＯＳ７が破壊される電流の大きさも、同じくＩ_Ｌとする。ＮＭＯＳ５のゲートには内部回路２によりＶＤＤ電位とＶＳＳ電位との間の不定電位が印加されているため、ＮＭＯＳ５がスナップバックする電圧Ｖ_１は、保護用ＮＭＯＳ７がスナップバックする電圧Ｖ_４よりも低い。

そして、出力用ＮＭＯＳ経路の動作特性は、本実施形態と比較例とで異なっている。すなわち、本実施形態の出力用ＮＭＯＳ経路は抵抗Ｒを含んでいるため、電圧の増加に対する電流の増加の比率が比較例におけるこの比率よりも小さい。従って、図６に示すＶ−Ｉグラフの傾きが比較例よりも大きい。一方、保護用ＮＭＯＳ７の動作は、本実施形態と比較例とで同じである。この結果、比較例においては、ＮＭＯＳ５に破壊電流Ｉ_Ｌが流れるときの電圧Ｖの値Ｖ_３は、保護用ＮＭＯＳ７がスナップバックする電圧Ｖ_４よりも低くなっている。これに対して、本実施形態においては、ＮＭＯＳ５に破壊電流Ｉ_Ｌが流れるときの電圧は、保護用ＮＭＯＳ７がスナップバックする電圧Ｖ_４よりも高く、例えば、保護用ＮＭＯＳ７に破壊電流Ｉ_Ｌが流れるときの電圧Ｖ_５と同じである。換言すれば、保護用ＮＭＯＳ７がスナップバックする電圧Ｖ_４が出力用ＮＭＯＳ経路に印加されたときに、この出力用ＮＭＯＳ経路に流れる電流Ｉ_４は、ＮＭＯＳ５の破壊電流Ｉ_Ｌよりも小さい。

これにより、出力パッド６と低電位電源配線ＶＳＳとの間に印加される電圧Ｖが連続的に増加していくと、半導体装置は以下のような動作を示す。なお、便宜上、以下の説明における各時点の各経路の状態を、図６及び図７に状態Ｓ_０乃至Ｓ_６として示す。

先ず、比較例に係る半導体装置６１の動作について説明する。
出力パッド６と低電位電源配線ＶＳＳとの間に電圧が印加されていないときは、電圧Ｖは０であり、電流Ｉも０である（状態Ｓ_０）。この状態から、例えば出力パッド６にＥＳＤが入力し、電圧Ｖが増加していくと、電圧ＶがＶ_１に達したときに（状態Ｓ_１）、ＮＭＯＳ５がスナップバックする。これにより、出力用ＮＭＯＳ経路に電流が流れ、電圧ＶがＶ_２まで低下する。このときの電流Ｉの大きさはＩ_２とする。一方、このとき、保護用ＮＭＯＳ７はスナップバックしないため、保護用ＮＭＯＳ経路には電流はほとんど流れない（状態Ｓ_２）。

更に、電圧Ｖが増加していくと、出力用ＮＭＯＳ経路に流れる電流も増加する。このとき、保護用ＮＭＯＳ経路に流れる電流も増加するが、保護用ＮＭＯＳ７はスナップバックしていないため、その増加量は僅かである。そして、電圧Ｖが電圧Ｖ_３に達すると、出力用ＮＭＯＳ経路に電流Ｉ_Ｌが流れ、ＮＭＯＳ５が破壊されてしまう。一方、この段階に至っても、電圧ＶはＶ_４には達せず、従って、保護用ＮＭＯＳ７はスナップバックしないため、保護用ＮＭＯＳ回路にはほとんど電流が流れない（状態Ｓ_３）。このため、比較例に係る半導体装置６１においては、出力端子６と低電位電源配線ＶＳＳとの間のＥＳＤ耐量はほぼＮＭＯＳ５の特性によって決まってしまい、保護用ＮＭＯＳ７による保護効果はほとんど発揮されない。

次に、本実施形態に係る半導体装置１の動作について説明する。
本実施形態に係る半導体装置１においても、状態Ｓ_０から状態Ｓ_２までの動作は、前述の比較例に係る半導体装置６１の動作と同様である。そして、状態Ｓ_２から電圧Ｖが増加し、電圧Ｖ_４に達すると、保護用ＮＭＯＳ７もスナップバックし、保護用ＮＭＯＳ経路にも電流が流れるようになる（状態Ｓ_４）。その後、更に電圧Ｖが増加しても、出力用ＮＭＯＳ経路及び保護用ＮＭＯＳ経路の双方に電流が流れるため（状態Ｓ_５）、全体の抵抗は低い。この結果、出力パッド６入力されたＥＳＤ電流を、低電位電源配線ＶＳＳに効果的に流すことができる。そして、理想的には、電圧ＶがＶ_５に達し、出力用ＮＭＯＳ経路及び保護用ＮＭＯＳ経路のそれぞれに破壊電流Ｉ_Ｌが流れる状態（状態Ｓ_６）になるまで、半導体装置１が破壊されることはない。

以下、上述の動作が実現できるような抵抗Ｒの大きさについて、定量的に説明する。
出力用のＮＭＯＳ５のオン抵抗をＲ_{ＮＭＯＳ−ＯＮ}とし、出力用ＮＭＯＳ経路全体のオン抵抗をＲ_ＯＮとする。なお、配線１２によって付加された抵抗の大きさはＲである。すると、下記数式１が成立する。

また、上述の如く、保護用ＮＭＯＳ７がスナップバックする電圧Ｖ_４が出力用ＮＭＯＳ経路に印加されたときに出力用ＮＭＯＳ経路に流れる電流Ｉ_４は、ＮＭＯＳ５の破壊電流Ｉ_Ｌよりも小さくなくてはならないため、下記数式２が成立する。

一方、抵抗Ｒ_ＯＮの大きさは、図６における状態Ｓ_２と状態Ｓ_６との間の線分の傾きの逆数となるため、図６より、下記数式３が成立する。そして、上記数式２及び下記数式３より下記数式４が成立し、これを変形すると、下記数式５が得られる。

従って、出力用ＮＭＯＳ経路全体のオン抵抗Ｒ_ＯＮは、下記数式５を満たすように設定すればよい。また、上記数式１及び下記数式５より、下記数式６が成立する。従って、配線によって実現する抵抗Ｒは、下記数式６を満たすように設定すればよい。

次に、本実施形態に効果について説明する。
上述の如く、本実施形態においては、出力用のＮＭＯＳ５が破壊される前に、保護用ＮＭＯＳ７をスナップバックさせることができるため、出力用ＮＭＯＳ経路及び保護用ＮＭＯＳ経路の双方に並列に電流を流すことができる。この結果、本実施形態に係る半導体装置１は、ＥＳＤ耐量が高い。

また、本実施形態においては、出力用ＮＭＯＳ経路に対する抵抗Ｒの付加を、配線の引き回しによって行っているため、従来の半導体装置に対して、ＭＯＳＦＥＴ等の能動素子の設計を変更する必要がない。このため、能動素子の特性が変化することがなく、設計が容易である。更に、配線を内部経路２が形成されている領域内で引き回しているため、配線を引き回すための専用の領域を設ける必要がなく、チップサイズが増加することがない。

なお、ＥＳＤ耐量を向上させるためには、ＮＭＯＳ５におけるドレイン・ソース領域（図２（ａ）に示すＮ型領域１９）の総面積を増大させて、ＥＳＤ電流の密度を低減する方法も考えられる。しかしながら、この方法では、ＮＭＯＳ５の面積が増加してしまい、チップサイズが大型化する。また、ＮＭＯＳ５のドレイン−ソース間隔を大きくして、ＮＭＯＳ５のスナップバック電圧Ｖ_１を向上させる方法も考えられる。しかしながら、この場合も、ＮＭＯＳ５の面積が増加してしまう。また、これらの方法では、出力用のＮＭＯＳ５の電流駆動能力及び寄生容量といった特性が変化してしまうため、半導体装置１全体の特性に影響を及ぼすという問題がある。

更に、保護用ＮＭＯＳ７のスナップバック電圧Ｖ_４を出力用のＮＭＯＳ５のスナップバック電圧Ｖ_１よりも低くすることによって、保護用ＮＭＯＳ７のみをスナップバックさせてＮＭＯＳ５を保護することも考えられる。しかしながら、この場合は、ＥＳＤ電流が流れる電流経路が保護用ＮＭＯＳ経路のみとなってしまい、流すことができるＥＳＤ電流の総量が小さくなってしまう。更にまた、出力パッド６とＮＭＯＳ５との間にポリシリコン層を介在させることにより、抵抗Ｒを実現することも考えられる。しかしながら、この場合は、ポリシリコン層を配置するための領域が必要となり、チップサイズが増加する。

これに対して、本実施形態によれば、チップサイズが拡大することなく、また、出力用のＭＯＳＦＥＴの特性を変化させることもなく、ＥＳＤ耐量を大幅に向上させることができる。これにより、本実施形態によれば、ＥＳＤから出力用のＣＭＯＳ回路を確実に保護することができる半導体装置を実現することができる。

なお、本実施形態においては、配線１２を３回屈曲させて引き回す例を示したが、本発明はこれに限定されない。例えば、屈曲回数は２回でもよい。例えば、図３において、配線１２を配線１１の−Ｘ側の端部から−Ｘ方向に引き出し、直角に屈曲させて＋Ｙ方向に延ばし、もう一度直角に屈曲させて＋Ｘ方向に延ばして、ＮＭＯＳ５の直上域に到達させてもよい。また、屈曲回数は４回以上であってもよい。

また、配線１２を引き回さずに、抵抗Ｒを付加してもよい。例えば、配線１２の幅を細くするか、又は厚さを薄くすることにより、配線を屈曲させることなく、所望の抵抗を付与することができる。また、出力用のＮＭＯＳ５を出力パッド６及び保護用ＮＭＯＳ７から遠く離れた位置に配置することにより、配線１２の幅及び厚さを特別なサイズとすることなく、配線１２を長くして、所望の抵抗を付与することもできる。一方、上述の如く、配線１２を２回以上屈曲させて引き回せば、配線１２の幅及び厚さを特別なサイズとすることなく、また、ＮＭＯＳ５を出力パッド６及び保護用ＮＭＯＳ７から離隔させることなく、所望の抵抗を付与することができる。

以下、本実施形態の効果の一例を具体的に説明する。
本具体例に係る半導体装置の構成は、上述の本実施形態と同様である。この半導体装置において、抵抗Ｒを付加する前の構成（図４参照）における出力用ＮＭＯＳ経路全体のオン抵抗Ｒ_ＯＮは、１，８５Ωであった。一方、図６に示す状態Ｓ_２と状態Ｓ_６とを結ぶ線分の傾きに基づいて算出すると、オン抵抗Ｒ_ＯＮが上記数式５を満たすためには、２．１４Ω以上とすることが必要であった。この場合、出力用ＮＭＯＳ経路に０．３３Ωの抵抗Ｒを付加すれば、オン抵抗Ｒ_ＯＮの大きさは１．８５＋０．３３＝２．１８Ωとなり、２．１４Ωよりも大きくなる。そこで、本具体例においては、ノードＮとＮＭＯＳ５との間に、シート抵抗が０．０３Ω／□であり、幅が２０μｍであり、長さが２００μｍであるメタル配線を挿入した。この結果、マシンモデルのＥＳＤ耐量は１７０Ｖから３４０Ｖに増加した。なお、本具体例においては、ＮＭＯＳ５のデザインは変更しておらず、従って、ＮＭＯＳ５の特性は変化していない。また、メタル配線のレイアウトは変更しているが、チップサイズの拡大は伴っていない。

次に、本発明の第２の実施形態について説明する。
図８は、本実施形態に係る半導体装置を例示する回路図である。
図８に示すように、本実施形態に係る半導体装置２１においては、保護用のＰチャネル型ＭＯＳＦＥＴ（以下、「保護用ＰＭＯＳ」という）２２が設けられている。保護用ＰＭＯＳ２２のソース及びゲートは高電位電源配線ＶＤＤに接続されており、ドレインは配線２３及び配線１１を介して、出力パッド６に接続されている。すなわち、出力パッド６から引き出された配線１１は、ノードＮにて配線１２と配線２３とに分岐し、配線１２はＰＭＯＳ４のドレイン及びＮＭＯＳ５のドレインに接続され、配線２３は保護用ＰＭＯＳ２２のドレインに接続されている。これにより、保護用ＰＭＯＳ２２は、出力パッド６と高電位電源配線ＶＤＤとの間に、ＰＭＯＳ４に対して並列に接続されている。そして、配線１２が引き回されることにより、ノードＮと出力用のＰＭＯＳ４との間に、抵抗Ｒが付加されている。本実施形態によれば、ＰＭＯＳ４を出力パッド６に入力されたＥＳＤから保護することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第３の実施形態について説明する。
図９は、本実施形態に係る半導体装置を例示する回路図である。
図９に示すように、本実施形態に係る半導体装置３１においては、保護用ＮＭＯＳ７及び保護用ＰＭＯＳ２２の双方が設けられている。保護用ＮＭＯＳ７及び保護用ＰＭＯＳ２２の構成及び接続状態は、前述の第１又は第２の実施形態と同様である。そして、配線１２が引き回されることにより、ノードＮとＮＭＯＳ５との間、及びノードＮとＰＭＯＳ４との間にそれぞれ、抵抗Ｒが付加されている。本実施形態によれば、ＮＭＯＳ５及びＰＭＯＳ４の双方をＥＳＤから保護することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

以上、実施形態を参照して本発明を説明したが、本発明はこの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

本発明の第１の実施形態に係る半導体装置を例示する回路図である。 （ａ）は出力用ＭＯＳを例示する断面図であり、（ｂ）は保護用ＭＯＳを例示する断面図である。 第１の実施形態に係る半導体装置を例示する平面図である。 比較例に係る半導体装置を例示する回路図である。 本比較例に係る半導体装置を例示する平面図である。 横軸に出力パッドと低電位電源配線との間の電圧Ｖをとり、縦軸に出力用ＮＭＯＳ経路及び保護用ＮＭＯＳ経路にそれぞれ流れる電流Ｉをとって、出力用ＮＭＯＳ経路及び保護用ＮＭＯＳ経路の動作特性を例示するグラフ図である。 横軸に出力パッドと低電位電源配線との間の電圧Ｖをとり、縦軸に出力用ＮＭＯＳ経路及び保護用ＮＭＯＳ経路に流れる合計の電流Ｉ_{ｔｏｔａｌ}をとって、半導体装置の動作特性を例示するグラフ図である。 本発明の第２の実施形態に係る半導体装置を例示する回路図である。 本発明の第３の実施形態に係る半導体装置を例示する回路図である。

符号の説明

１、２１、３１、６１ 半導体装置、２ 内部回路、２ａ 出力配線、３ ＣＭＯＳ、４ ＰＭＯＳ、５ ＮＭＯＳ、６ 出力パッド、７ 保護用ＮＭＯＳ、１１、１２、１３、２３、７１、７２、７３ 配線、１５ シリコン基板、１６ ゲート電極、１７ ゲート絶縁膜、１８ Ｐ型ウェル、１９ Ｎ型領域、２２ 保護用ＰＭＯＳ、Ｎ ノード、Ｒ 抵抗、ＶＤＤ 高電位電源配線、ＶＳＳ 低電位電源配線

Claims (5)

1. 内部回路と、
   ソースが高電位電源配線に接続されゲートが前記内部回路に接続されたＰチャネル型ＭＯＳトランジスタ及びソースが低電位電源配線に接続されゲートが前記内部回路に接続されたＮチャネル型ＭＯＳトランジスタからなるＣＭＯＳと、
   前記Ｐチャネル型ＭＯＳトランジスタのドレイン及び前記Ｎチャネル型ＭＯＳトランジスタのドレインに接続された出力端子と、
   ソース及びゲートが前記高電位電源配線及び前記低電位電源配線のうち一方の電源配線に接続され、ドレインが前記出力端子に接続され、導電型が前記Ｐチャネル型ＭＯＳトランジスタ及び前記Ｎチャネル型ＭＯＳトランジスタのうちソースが前記一方の電源配線に接続された一方のＭＯＳトランジスタの導電型と同じである保護用トランジスタと、
   を備え、
   前記出力端子から前記一方のＭＯＳトランジスタを経由して前記一方の電源配線に至る電流経路の抵抗は、前記保護用トランジスタがスナップバックするような電圧が前記出力端子と前記一方の電源配線との間に印加されたときに、前記電流経路に流れる電流が前記一方のＭＯＳトランジスタの破壊電流よりも小さくなるような値となっていることを特徴とする半導体装置。
2. 前記出力端子を前記一方のＭＯＳトランジスタに接続する配線の抵抗は、前記出力端子を前記保護用トランジスタに接続する配線の抵抗よりも大きいことを特徴とする請求項１記載の半導体装置。
3. 前記出力端子を前記一方のＭＯＳトランジスタに接続する配線には、２ヶ所以上の屈曲部が形成されていることを特徴とする請求項２記載の半導体装置。
4. 前記出力端子を前記一方のＭＯＳトランジスタに接続する配線は、前記内部回路が形成されている領域内を通過していることを特徴とする請求項２または３に記載の半導体装置。
5. ソース及びゲートが前記高電位電源配線及び前記低電位電源配線のうち他方の電源配線に接続され、ドレインが前記出力端子に接続され、導電型が前記Ｐチャネル型ＭＯＳトランジスタ及び前記Ｎチャネル型ＭＯＳトランジスタのうち前記他方の電源配線に接続された他方のＭＯＳトランジスタの導電型と同じである他の保護用トランジスタをさらに備え、
   前記出力端子から前記他方のＭＯＳトランジスタを経由して前記他方の電源配線に至る他の電流経路の抵抗は、前記他の保護用トランジスタがスナップバックするような電圧が
   前記出力端子と前記一方の電源配線との間に印加されたときに、前記他の電流経路に流れる電流が前記他方のＭＯＳトランジスタの破壊電流よりも小さくなるような値となっていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。

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