JP2007149312A - 半導体記憶装置 - Google Patents

Abstract

【課題】正確な遅延時間を設けること無しにＤＲＡＭにおけるオーバードライブ期間を設定する。
【解決手段】オーバードライブ開始時にオンとされ、並列接続される複数のセンスアンプに電源ＶＤＤ１を供給するＭＯＳトランジスタＴＰ１と、ＭＯＳトランジスタＴＰ１を介して複数のセンスアンプに流す電荷に対応して参照される電荷を蓄積するキャパシタＣ１と、オーバードライブ開始時にオンとされ、キャパシタＣ１に電源ＶＤＤ１を供給するＭＯＳトランジスタＴＰ２と、キャパシタの電位が電圧ＶＲＥＦ１に達した場合にＭＯＳトランジスタＴＰ１、ＴＰ２がオフとなるように制御する制御回路と、を備える。さらに、ＭＯＳトランジスタＴＰ１、ＴＰ２がオフとなった後にオンとされ、複数のセンスアンプに電圧ＶＲＥＦ１と等しい電圧の電源を供給するＭＯＳトランジスタを備える。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特にオーバードライブ方式によるセンスアンプを備える半導体記憶装置に関する。先の出願である特願２００５−３１４６０２に基づく優先権を主張する。

半導体記憶装置の高集積化に伴って、微細化による素子耐圧の低下や消費電流の増大の問題が生じており、その対策の１つとして電源電圧を低くする方法が取られている。ＤＲＡＭ（ダイナミックランダムアクセスメモリ）においても、特にメモリセルアレイを構成する素子、例えばキャパシタの耐圧低下や消費電流の削減などに対応するため、アレイ電圧を低くする必要性が生じている。

しかし、一方でアレイ電圧の低下は、センス動作の高速化の観点から逆行しており問題となる。この対策として、センス動作における初期の期間においてのみ、高い電圧でメモリアレイを駆動する、いわゆるオーバードライブ方式が開発されている。

図１３は、従来の典型的なオーバードライブ方式によるセンスアンプを備えるＤＲＡＭの要部を示す回路図である。一般的なＤＲＡＭのアレイは、複数のバンクと呼ばれる単位で構成され、また１つのバンクは、同じセンスアンプ数およびメモリセル数を持つ複数のサブアレイＡ、Ｂ・・で構成される。図１３は、１つのバンクについて示した図である。サブアレイＡは、オーバードライブ回路１、ＰｃｈトランジスタＴＰ３、複数のセンスアンプＳＡ及びＮｃｈトランジスタＴＮ１で構成される。

センスアンプＳＡの正の電源となるノードＳＡＰは、制御信号ＳＥＰ１で制御されるオーバードライブ回路１、及びアレイ電圧ＶＡＲＹを電源としゲートに制御信号ＳＥＰ２が与えられるＰｃｈトランジスタＴＰ３で駆動される。また、センスアンプＳＡの接地となるノードＳＡＮは、ゲートに制御信号ＳＥＮが与えられるＮｃｈトランジスタＴＮ１で駆動される。センスアンプＳＡは、Ｐｃｈトランジスタ２個、Ｎｃｈトランジスタ２個で構成され、ビット線ＢＬＴ、ＢＬＮを駆動する。ビット線ＢＬＴ、ＢＬＮには、それぞれビット線に寄生するビット線容量Ｃｄが存在する。

それぞれのサブアレイＡ、Ｂ・・のオーバードライブ回路１には、ＶＤＤが電源として供給される。その際、電源ＶＤＤのパッドからオーバードライブ回路１までの配線には、配線抵抗Ｒが寄生し、配線抵抗Ｒを介した電源ＶＤＤ１がオーバードライブ回路１に供給される。それぞれのバンクにおける配線抵抗Ｒは、パッドからの距離が異なる等の要因によって、その抵抗値がそれぞれ異なる。

図１４は、図１３における従来のオーバードライブ回路１の構成を示す回路図であって、ＰｃｈトランジスタＴＰ１００を備える。ＰｃｈトランジスタＴＰ１００のソースが電源ＶＤＤ１に接続され、ドレインがノードＳＡＰに接続され、ゲートには制御信号ＳＥＰ１が与えられる。

図１５は、図１３及び図１４で示される回路の動作を表すタイミングチャートである。複数のサブアレイのうちサブアレイＡの１つのみが活性化され、センス動作を行うものとする。図１５において、制御信号ＳＥＰ１、ＳＥＰ２、ＳＥＮのレベル、及び、電源ＶＤＤ１、ノードＳＡＰ、ＳＡＮ、ビット線ＢＬＴ、ＢＬＮのそれぞれの電圧波形を実線で示している。

タイミングＴ１より前の期間では、ノードＳＡＰ、ＳＡＮ、ビット線ＢＬＴ、ＢＬＮの電位は、アレイ電圧ＶＡＲＹの半分（０．５×ＶＡＲＹ）に設定され、ワード線（図示せず）がアクティブとなってメモリセル情報が読み出され、ビット線ＢＬＴ、ＢＬＮ間に微小な差電位が発生する。

タイミングＴ１で制御信号ＳＥＰ１がハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に変化してＰｃｈトランジスタＴＰ１００がオンとなって、ノードＳＡＰは、電源ＶＤＤ１に向かって駆動される。これによってＶＤＤから電流が流れ、配線抵抗ＲによってＶＤＤ１の電位は一時的に低下する。一方、タイミングＴ１で制御信号ＳＥＮは、ローレベルからハイレベルに変化して、ＮｃｈトランジスタＴＮ１がオンとなって、ノードＳＡＮは、電源ＶＳＳ（接地）に向かって駆動される。ノードＳＡＰとノードＳＡＮが駆動されることでセンスアンプＳＡが活性化され、ビット線ＢＬＴは、高い電位に変化し、ビット線ＢＬＮは、低い電位に変化し、センス動作が開始される。

タイミングＴ３で、ビット線ＢＬＴの電位は、アレイ電圧ＶＡＲＹの電位まで上昇している。タイミングＴ３で制御信号ＳＥＰ１をハイレベルにし、制御信号ＳＥＰ２をローレベルにする。このことで、ＰｃｈトランジスタＴＰ１００はオフとなり、ＰｃｈトランジスタＴＰ３がオンし、ノードＳＡＰはアレイ電圧ＶＡＲＹで駆動される。

タイミングＴ１からタイミングＴ３の期間は、オーバードライブ期間と呼ばれ、この期間にセンスアンプＳＡは、電源ＶＤＤを使った高い電圧で駆動されるため、アレイ電圧ＶＡＲＹが低い電圧であっても高速にセンス動作を行うことができる。

また、オーバードライブ回路１は、オーバードライブ期間に大きな電荷をノードＳＡＰに供給する。大きな電荷を供給する理由は、サブアレイＡには多数のセンスアンプＳＡがあり、それぞれのハイレベル側にセンスされるビット線容量Ｃｄを０．５×ＶＡＲＹからＶＡＲＹにする必要があるためである。サブアレイのセンスアンプＳＡの数をＮとすると、トータルの負荷容量ＣＤ＝Ｎ×Ｃｄであり、ノードＳＡＰに供給する電荷ＱＤは、式（１）のように表される。
ＱＤ＝ＣＤ×０．５×ＶＡＲＹ −−−式（１）

この大きな電荷ＱＤは、配線抵抗Ｒ１を流れるため、電源ＶＤＤ１の電圧は、オーバードライブ期間に電圧降下で電源ＶＤＤの電圧よりも落ち込むことが図１５に示される。

なお、関連する技術として、低電圧化に対応したセンスアンプ動作の高速化とメモリセルのキャパシタの信頼性の向上を共に実現する半導体記憶装置が特許文献１に開示されている。

特開２００２−２３０９７５号公報

ところで、オーバードライブ期間の終了のタイミングは、センス動作を適切に行うために、ビット線ＢＬＴの電位がアレイ電圧ＶＡＲＹの電位に達したタイミングにできるだけ正確に設定されることが望ましい。

図１５において、オーバードライブ期間の終了のタイミング、すなわち制御信号ＳＥＰ１がハイレベルに、制御信号ＳＥＰ２のローレベルに変化するタイミングが、タイミングＴ３よりも遅くなる場合の、ビット線ＢＬＴ、ノードＳＡＰ、電源ＶＤＤ１の波形を、それぞれＢＬＴ´、ＳＡＰ´、ＶＤＤ１´で示す（破線）。ビット線ＢＬＴの電位は、アレイ電圧ＶＡＲＹを越えて高くなっていく。この状態（タイミングＴ３よりも遅いタイミングのどこか）でオーバードライブ期間の終了すると、メモリセルのキャパシタには、アレイ電圧ＶＡＲＹよりも高い電圧がかかってしまい、耐圧的な問題が生じる。また、上がり過ぎたビット線ＢＬＴに蓄えられた電荷は、アレイ電圧ＶＡＲＹを通して捨てられるため、消費電流において無駄が生じる。

一方、オーバードライブ期間の終了のタイミングがタイミングＴ３よりも早かった場合には、ビット線ＢＬＴの電位がまだアレイ電圧ＶＡＲＹに達していない。したがって、アレイ電圧ＶＡＲＹの低い電圧でセンス動作を継続してビット線ＢＬＴの電位をアレイ電圧ＶＡＲＹまで持ち上げる必要があり、センス速度が遅くなるという問題を生じる。

以上のように、センス動作を適切に行うためには、タイミングＴ３の設定が重要である。通常、タイミングＴ３は、インバータ等を多段直列接続するなどによって構成される図示されない遅延回路を用いて、タイミングＴ１からの遅延時間で設定される。しかしながら、以下の（１）〜（６）などの様々な要因によってタイミングＴ１からタイミングＴ３のオーバードライブ期間を正確に設定するには困難さを伴う。

（１）ＶＤＤ電圧変動。図１６は、一般的なＰｃｈトランジスタの電圧電流特性を示す図であり、図１４のＰｃｈトランジスタＴＰ１００もこの特性を持つ。なお、ここではＰｃｈトランジスタにおいて、ＶＤＳ、ＶＧＳ、ＩＤＳが負の値であるため、全て絶対値で表示している。

タイミングＴ１の後、制御信号ＳＥＰ１は、ローレベル（ＶＳＳ）である。ＶＤＤ電圧が高い場合、ＰｃｈトランジスタＴＰ１００のゲートソース間電圧｜ＶＧＳ｜は、ＶＤＤ１−ＶＳＳが大きくなり、図１６における｜ＶＧＳ１｜の特性になる。ドレイン電流｜ＩＤＳ｜は、大きな電流となり、ビット線ＢＬＴを高速にアレイ電圧ＶＡＲＹの電位まで変化させ、所望のタイミングＴ３は早くなる。

一方、ＶＤＤ電圧が低い場合、ＰｃｈトランジスタＴＰ１００のゲートソース間電圧｜ＶＧＳ｜は、ＶＤＤ１−ＶＳＳが小さくなり、｜ＶＧＳ２｜の特性になる。ドレイン電流｜ＩＤＳ｜は、小さな電流となり、ビット線ＢＬＴの電位がアレイ電圧ＶＡＲＹの電位まで上がる時間は長くなり、所望のタイミングＴ３は遅くなる。

このような所望のタイミングＴ３に対し、全てのＶＤＤ範囲で遅延回路の遅延時間を合わせ込むのは困難である。

（２）トランジスタ特性のプロセス変動。製造ばらつきによって図１４のＰｃｈトランジスタＴＰ１００や遅延回路の各トランジスタの特性が変動する。この変動によって所望のタイミングＴ３は変化し、また遅延回路の遅延時間も変動する。この所望のタイミングＴ３の変化と同じ変動を遅延回路の遅延時間に持たせるのは困難である。

（３）温度変動。温度によっても図１４のＰｃｈトランジスタＴＰ１００や遅延回路の各トランジスタの特性は変動する。この変動で所望のタイミングＴ３は変化し、また遅延回路の遅延時間も変動する。所望のタイミングＴ３の変化と同じ変動を遅延回路の遅延時間に持たせるのは困難である。

（４）ＶＤＤの配線抵抗依存。各バンクにおいて、電源ＶＤＤのパッドからの距離が変わるために全てのバンクで配線抵抗Ｒを揃えるのは困難である。配線抵抗Ｒが異なると、電源ＶＤＤ１の電圧の落ち込みが各バンクで異なり、その結果、ＰｃｈトランジスタＴＰ１００の電流も異なり、所望のタイミングＴ３が各バンクで異なることになる。それぞれのバンク毎に遅延回路の遅延時間をそれぞれ設定するのは極めて煩雑である。

（５）サブアレイ活性化数依存。近年のＤＲＡＭでは、消費電流を削減するためライト、リードでは、少ないサブアレイのみを活性化し、一方リフレッシュ時には単位時間当たりのリフレッシュサイクル数を減らすために多くのサブアレイを同時に活性化する仕様となっている。例えば図１３において、ライト、リード時の活性化単位は、サブアレイ１つのみであって、この時配線抵抗Ｒを流れる電荷は、１×ＱＤである。一方、リフレッシュ時は、例えば２つのサブアレイを同時に活性化するために、配線抵抗Ｒを流れる電荷は、２×ＱＤである。この結果、ＶＤＤ１の落ち込み電圧幅は、ライト、リード時と、リフレッシュ時とで異なり、所望のタイミングＴ３も異なることになる。ライト、リード時と、リフレッシュ時とで遅延回路の遅延時間を別々に設定するのは煩雑である。

（６）ビット線容量Ｃｄのプロセス変動。ビット線容量Ｃｄも製造ばらつきにより変動する。この変動で所望のタイミングＴ３が変化する。しかし、一方で遅延回路の遅延時間は、通常、ビット線容量Ｃｄの製造ばらつきの影響を受けない。このため遅延時間を合わせ込むのは困難である。

本発明の一つのアスペクトに係る半導体記憶装置は、オーバードライブ方式のセンスアンプを備える半導体記憶装置である。この半導体記憶装置は、並列接続される複数のセンスアンプと第１の電源とを接続してオーバードライブ開始時にオンとされる第１のスイッチ素子と、第１のスイッチ素子を介して複数のセンスアンプに流す電荷に対応して参照される電荷を蓄積する容量素子と、容量素子と第１の電源とを接続してオーバードライブ開始時にオンとされる第２のスイッチ素子と、第１の電源の電圧より低い所定の電圧に容量素子の電位が達した場合に第１および第２のスイッチ素子をオフとするように制御する制御回路と、を備える。さらに、複数のセンスアンプと所定の電圧を有する第２の電源とを接続して第１および第２のスイッチ素子がオフとなった後にオンとされ、複数のセンスアンプに第２の電源を供給する第３のスイッチ素子を備える。

本発明の他のアスペクトに係る半導体記憶装置は、オーバードライブ方式のセンスアンプを備える半導体記憶装置である。この半導体記憶装置は、オーバードライブ期間外において第３の電源の電位に充電される第１の容量素子と、第１の容量素子に充電されている電荷を並列接続される複数のセンスアンプに供給するためにオーバードライブ期間においてオンとされる第１のスイッチ素子と、オーバードライブ期間終了時にオンとされ、複数のセンスアンプに第３の電源の電位より低い電位を有する第２の電源を供給する第２のスイッチ素子と、を備える。そして、第１の容量素子の容量は、第１のスイッチ素子がオンとなって駆動する総負荷容量と第３の電源の電位と第２の電源の電位とに基づいて定められる。

本発明によれば、オーバードライブ時にセンスアンプに供給する電荷を正確に制御する。したがって、オーバードライブ期間後のビット線の電位を正確に所望のアレイ電圧にすることができ、正確な遅延時間を設けること無しにオーバードライブ期間を設定することができる。

本発明の実施形態に係る半導体記憶装置は、オーバードライブ方式のセンスアンプを備える。また、オーバードライブ開始時にオンとされ、並列接続される複数のセンスアンプ（図１３のＳＡ）に所定の電源（図１のＶＤＤ１）を供給する第１のＭＯＳトランジスタ（図１のＴＰ１）と、第１のＭＯＳトランジスタを介して複数のセンスアンプに流す電荷に対応して参照される電荷を蓄積するキャパシタ（図１のＣ１）と、オーバードライブ開始時にオンとされ、キャパシタに所定の電源（図１のＶＤＤ１）を供給する第２のＭＯＳトランジスタ（図１のＴＰ２）と、キャパシタの電位が所定の電圧（図１のＶＲＥＦ１）に達した場合に第１および第２のＭＯＳトランジスタがオフとなるように制御する制御回路と、を備える。さらに、第１および第２のＭＯＳトランジスタがオフとなった後にオンとされ、複数のセンスアンプに所定の電圧（図１のＶＲＥＦ１と等しい図１３のＶＡＲＹ）を供給する第３のＭＯＳトランジスタ（図１３のＴＰ３）と、を備える。

このような構成において、第１のＭＯＳトランジスタがオンとなって駆動する総負荷容量とキャパシタの容量との比に基づいて、第１および第２のＭＯＳトランジスタのサイズ比を定めるようにする。この場合、第２のＭＯＳトランジスタは、それぞれがオンオフ制御され、並列接続される複数のＭＯＳトランジスタで構成され、第２のＭＯＳトランジスタの実効的なサイズを複数のＭＯＳトランジスタのオンオフ制御によって設定するようにしてもよい。このようにして、第２のＭＯＳトランジスタのサイズが設定されることで、オーバードライブ時に第１のＭＯＳトランジスタがオンとなってセンスアンプに供給する電荷を正確に制御することができる。したがって、オーバードライブ期間後のセンスアンプ中のビット線の電位を正確に所望のアレイ電圧（図１３のＶＡＲＹ）にすることができる。以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係るオーバードライブ回路の構成を示す回路図である。図１に示すオーバードライブ回路は、図１３の主要部におけるオーバードライブ回路１に適用される。図１において、オーバードライブ回路は、コンパレータＣＯＭＰ１、否定論理和回路ＮＯＲ１、インバータＩＮＶ１、ＰｃｈトランジスタＴＰ１、ＴＰ２、ＮｃｈトランジスタＴＮ２、容量素子Ｃ１を備える。コンパレータＣＯＭＰ１の反転入力端子には基準電圧ＶＲＥＦ１が供給され、非反転入力端子は、ノードＡに接続される。否定論理和回路ＮＯＲ１の一つの入力端子は、コンパレータＣＯＭＰ１の出力端子が接続され、他の入力端子には、制御信号ＳＥＰ１が供給される。否定論理和回路ＮＯＲ１の出力端子であるノードＢは、インバータＩＮＶ１を介してノードＣとしてＰｃｈトランジスタＴＰ１、ＴＰ２のそれぞれのゲートに接続される。ＰｃｈトランジスタＴＰ１、ＴＰ２のそれぞれのソースは、電源ＶＤＤ１に接続される。ＰｃｈトランジスタＴＰ２のドレインは、容量素子Ｃ１の一端およびＮｃｈトランジスタＴＮ２のドレインと共にノードＡに接続される。容量素子Ｃ１の他端およびＮｃｈトランジスタＴＮ２のソースは接地され、ＮｃｈトランジスタＴＮ２のゲートには制御信号ＳＥＰ１が供給される。ＰｃｈトランジスタＴＰ１のドレインは、出力として図１３のノードＳＡＰに接続される。

このような構成のオーバードライブ回路において、基準電圧ＶＲＥＦ１は、一定電圧の基準電圧、例えばアレイ電圧ＶＡＲＹである。その場合、ＶＡＲＹ＝ＶＲＥＦ１となる。また、コンパレータＣＯＭＰ１は、ノードＡの電位と基準電圧ＶＲＥＦ１を比較し、ノードＡの電位の方が低ければローレベル（ＶＳＳ）を出力し、ノードＡの電位の方が高ければハイレベル（ＶＤＤ）を出力する。

次に、このように構成されるオーバードライブ回路を備えるＤＲＡＭの要部の動作について説明する。図２は、図１のオーバードライブ回路を備えるＤＲＡＭの要部における動作波形を示すタイミングチャートである。

図２において、タイミングＴ１よりも前の期間では、制御信号ＳＥＰ１がハイレベルであるので、ＮｃｈトランジスタＴＮ２がオンし、ノードＡは接地電圧（ＶＳＳ）になっている。また、ノードＣは、ハイレベルであって、ＰｃｈトランジスタＴＰ１、ＴＰ２はオフしている。

タイミングＴ１で、制御信号ＳＥＰ１がローレベルになると、コンパレータＣＯＭＰ１の出力は、ローレベルであるので、ノードＢはハイレベルに、ノードＣはローレベルになり、ＰｃｈトランジスタＴＰ１、ＴＰ２がオンする。その結果、ノードＳＡＰがＰｃｈトランジスタＴＰ１によって駆動され、ビット線ＢＬＴは、高い電圧に向けてセンスされる。

一方、オンしたＰｃｈトランジスタＴＰ２によって容量素子Ｃ１が充電され、ノードＡの電位は、上昇して行く。ノードＡが基準電圧ＶＲＥＦ１に達するタイミングをＴ２とすると、コンパレータＣＯＭＰ１の出力は、タイミングＴ２でハイレベルに切り替わり、それを受けノードＣがハイレベルになり、ＰｃｈトランジスタＴＰ２がオフする。同時にＰｃｈトランジスタＴＰ１もオフし、ノードＳＡＰの駆動が停止される。そのため、タイミングＴ２からタイミングＴ３の期間において、ビット線ＢＬＴの電位は、一定レベルに保たれる。ＰｃｈトランジスタＴＰ２、容量素子Ｃ１等のサイズを適切に設定することで、ビット線ＢＬＴの一定レベルの電位をアレイ電圧ＶＡＲＹのレベルにすることが可能である。

ＰｃｈトランジスタＴＰ２、容量素子Ｃ１の適切なサイズは、以下のようにして設定すればよい。ＰｃｈトランジスタＴＰ２のサイズが、ＰｃｈトランジスタＴＰ１の１／Ｍ倍であるとすると、式（２）が成り立つ。
ＴＰ２サイズ＝ＴＰ１サイズ×１／Ｍ −−−式（２）

タイミングＴ１からタイミングＴ２の期間では、ＰｃｈトランジスタＴＰ１、ＴＰ２のそれぞれのゲートソース間電圧ＶＧＳは、ＶＤＤ１−ＶＳＳであって等しい。図１６のように動作点が飽和領域にあれば、ドレインソース間電圧｜ＶＤＳ｜が異なってもドレイン電流｜ＩＤＳ｜にはあまり影響しない。実際、ＰｃｈトランジスタＴＰ１とＴＰ２の動作点が飽和領域にある場合、ＰｃｈトランジスタＴＰ１の流す電荷は、ＰｃｈトランジスタＴＰ２の流す電荷のほぼＭ倍である。

一方、タイミングＴ１からタイミングＴ２の期間では、容量素子Ｃ１に蓄えられる電荷は、Ｃ１×ＶＡＲＹであって、ＰｃｈトランジスタＴＰ２を流れる電荷と一致する。従って、ＰｃｈトランジスタＴＰ１の流す電荷は、近似的に式（３）で表される。
ＰｃｈトランジスタＴＰ１の流す電荷＝Ｃ１×ＶＡＲＹ×Ｍ −−−式（３）

先に説明したように、このＰｃｈトランジスタＴＰ１の流す電荷を電荷ＱＤと等しくすれば、ビット線ＢＬＴの電位は、ちょうどアレイ電圧ＶＡＲＹのレベルまで上がることになる。従って、式（１）、式（３）から式（４）が導かれる。
ＱＤ＝ＣＤ×０．５×ＶＡＲＹ＝Ｃ１×ＶＡＲＹ×Ｍ −−−式（４）

さらに、式（２）、式（４）から式（５）が導かれる。
ＣＤ：Ｃ１＝ＴＰ１サイズ：０．５×ＴＰ２サイズ −−−式（５）

センス時に消費する電流に関し、図１のオーバードライブ回路を適用した場合、図１４に示す従来例の回路に対し、容量素子Ｃ１をアレイ電圧ＶＡＲＹのレベルまで充電する電流分は増加する。また、本実施例の回路を適用する場合、レイアウト面積の増加も少ないことが望ましい。このため、容量素子Ｃ１の容量値やＰｃｈトランジスタＴＰ２のサイズをなるべく小さくしたいが、式（５）に従えばそれが可能である。

例えば、容量素子Ｃ１の容量値を負荷容量ＣＤの１／１００の比率にした場合、式（５）によってＰｃｈトランジスタＴＰ２のサイズをＰｃｈトランジスタＴＰ１の１／５０とすれば、図２のタイミングＴ２でビット線ＢＬＴの電位は、ほぼアレイ電圧ＶＡＲＹのレベルになる。このような例の比率を採用するならば、図１のオーバードライブ回路を適用したことでの従来（図１３）からの消費電流の増加や、レイアウト面積増加は、ほとんど問題とならない。

また、本実施例の回路は、オーバードライブ期間自体の設定を正確に行う必要性がないという特徴を持つ。すなわち、式（５）に従った設定をすれば、タイミングＴ２以後ではビット線ＢＬＴの電位がほぼ正確にアレイ電圧ＶＡＲＹのレベルに保たれているので、タイミングＴ３は、タイミングＴ２以後ならば、いつ設定しても良い。従って、オーバードライブ期間を設定する遅延回路の遅延時間が各種要因でばらついても、オーバードライブ期間直後のビット線の電位は、所望のアレイ電圧ＶＡＲＹの電位になっている。

ここで図２の説明に戻る。タイミングＴ３において、制御信号ＳＥＰ１がハイレベルになり、オンとなったＮｃｈトランジスタＴＮ２によってノードＡがローレベルに戻る。

図１の回路では、従来問題であったＶＤＤ電圧変動に対して、オーバードライブ期間後のビット線の電位を正確に所望のアレイ電圧にすることが可能となる。すなわち、電源ＶＤＤの電圧が高い場合であっても低い場合であっても、ＰｃｈトランジスタＴＰ１から供給される電荷は、式（３）に従い、ほぼ一定であるためである。

また、トランジスタ特性のプロセス変動に対しても、オーバードライブ期間後のビット線の電位を正確に所望のアレイ電圧にすることが可能となる。すなわち、トランジスタ特性のプロセス変動があっても、ＰｃｈトランジスタＴＰ１、ＴＰ２の特性は、同様に変動するため、ＰｃｈトランジスタＴＰ１から供給される電荷は、ほぼ一定であるためである。

さらに、温度変動に対してもオーバードライブ期間後のビット線の電位を正確に所望のアレイ電圧にすることが可能となる。すなわち、温度変動でトランジスタ特性が変動しても、ＰｃｈトランジスタＴＰ１、ＴＰ２の特性は、同様に変動するため、ＰｃｈトランジスタＴＰ１から供給される電荷は、ほぼ一定であるためである。

また、電源ＶＤＤの配線抵抗依存に対しても、オーバードライブ期間後のビット線の電位を正確に所望のアレイ電圧にすることが可能となる。すなわち、配線抵抗Ｒが変動し、図２の電源ＶＤＤ１のレベルが異なっていても、ＰｃｈトランジスタＴＰ１から供給される電荷は、ほぼ一定であるためである。

さらに、ライト、リード時や、リフレッシュ時などで異なる数のサブアレイが活性化されても、オーバードライブ期間後のビット線の電位を正確に所望のアレイ電圧にすることが可能となる。すなわち、配線抵抗Ｒに流れる電流が変動し、図２に示す電源ＶＤＤ１のレベルが変動しても、ＰｃｈトランジスタＴＰ１から供給される電荷は、ほぼ一定であるためである。

なお、タイミングＴ３の設定は、上記各種変動でのタイミングＴ２、及び遅延回路の変動を考慮して必ずタイミングＴ３の方がタイミングＴ２よりも遅くなるように設定するものとする。

図３は、本発明の第２の実施例に係るオーバードライブ回路の構成を示す回路図である。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。図３のオーバードライブ回路は、図１におけるＰｃｈトランジスタＴＰ２を二つに分割し、ＰｃｈトランジスタＴＰ２１、ＴＰ２２として配置する。さらに、否定論理積回路ＮＡＮＤ１、ＮＡＮＤ２を備える。否定論理積回路ＮＡＮＤ１、ＮＡＮＤ２におけるそれぞれの一つの入力端は、ノードＢに接続される。否定論理積回路ＮＡＮＤ１、ＮＡＮＤ２におけるそれぞれの他の入力端には、それぞれ制御信号Ｍ１、Ｍ２が供給される。否定論理積回路ＮＡＮＤ１、ＮＡＮＤ２におけるそれぞれの出力端は、ＰｃｈトランジスタＴＰ２１、ＴＰ２２のそれぞれのゲートに接続される。ＰｃｈトランジスタＴＰ２１、ＴＰ２２のソースは、共通に電源ＶＤＤ１に接続され、ドレインは共通にノードＡに接続される。

制御信号Ｍ１、Ｍ２は、ヒューズやテストモード等で制御される信号であって、ＰｃｈトランジスタＴＰ２サイズ、すなわち、サイズ比Ｍを、２つのＰｃｈトランジスタＴＰ２１、ＴＰ２２をオンオフすることによって調整できるようにする。なお、この例では、調節できるＰｃｈトランジスタ等を２個のみしか示していないが、より多くのＰｃｈトランジスタ等を配置することで、より詳細に調整することができることはいうまでもない。

図１３のビット線容量Ｃｄは、プロセスで変動する。従って、式（５）によって、負荷容量ＣＤに見合ったサイズ比Ｍにヒューズ等で合わせ込むことで、ビット線容量Ｃｄのプロセス変動によらず、オーバードライブ期間後のビット線の電位を正確に所望のアレイ電圧にすることが可能となる。なお、式（５）に従って、容量素子Ｃ１の容量値やＰｃｈトランジスタＴＰ１のサイズ等で同様の調整を行うことも可能である。

図４は、本発明の第３の実施例に係るオーバードライブ回路の構成を示す回路図である。図４において、図１と同一の符号は、同一物を表し、その説明を省略する。図４のオーバードライブ回路は、図１におけるＰｃｈトランジスタＴＰ２のドレインとノードＡとの間に、ＰｃｈトランジスタＴＰ４が挿入さる。ＰｃｈトランジスタＴＰ４のゲートには一定の補正電圧、例えば０．５×ＶＡＲＹが供給される。

実施例１において、図２のタイミングＴ１からタイミングＴ２の期間、ＰｃｈトランジスタＴＰ１のドレインソース間電圧｜ＶＤＳ｜は、ＶＤＤ１−ＳＡＰ間の電圧であり、またＰｃｈトランジスタＴＰ２のドレインソース間電圧｜ＶＤＳ｜は、ＶＤＤ１−ノードＡ間の電圧である。また、２つのＰｃｈトランジスタＴＰ１、ＴＰ２のゲートソース間電圧｜ＶＧＳ｜は、ＶＤＤ１−ＶＳＳであって同一である。図１６を参照すると、２つのＰｃｈトランジスタは、前述したように飽和領域で使用されるが、そのドレインソース間電圧｜ＶＤＳ｜の差で、ドレイン電流｜ＩＤＳ｜が若干異なる。したがって、タイミングＴ１からタイミングＴ２の期間において、ＰｃｈトランジスタＴＰ２の流す電荷とＰｃｈトランジスタＴＰ１の流す電荷とは、ＰｃｈトランジスタＴＰ１、ＴＰ２のサイズ比Ｍに厳密には一致しない。一致しない分、オーバードライブ期間後のビット線ＢＬＴの電位レベルにおけるアレイ電圧ＶＡＲＹに対する誤差となる。

図４に示すオーバードライブ回路は、この誤差を軽減する。ノードＤ、すなわちＰｃｈトランジスタＴＰ４のソースは、０．５×ＶＡＲＹよりも、ＰｃｈトランジスタＴＰ４のしきい値電圧の絶対値｜ＶＴＰ｜だけ高い電圧になる。しきい値電圧｜ＶＴＰ｜は、通常０．６Ｖ程度である。一例として、ＶＡＲＹ＝１．２Ｖとすると、０．５×ＶＡＲＹ＝０．６Ｖであり、タイミングＴ１からタイミングＴ２の期間でノードＤは、ほぼ１．２Ｖになる。

タイミングＴ１からタイミングＴ２の期間において、ノードＳＡＰのレベルも、大まかには１．２Ｖ付近になる。従って、図４の回路構成にすることで、ＰｃｈトランジスタＴＰ１、ＴＰ２は、図１に示した回路構成の場合よりもドレインソース間電圧｜ＶＤＳ｜の差が小さくなる。したがって、その分オーバードライブ期間後のビット線ＢＬＴの電位レベルにおける、アレイ電圧ＶＡＲＹに対する誤差をより小さくすることができる。

図５は、本発明の第４の実施例に係るオーバードライブ回路の構成を示す回路図である。図５において、図４と同一の符号は、同一物を表し、その説明を省略する。図５のオーバードライブ回路は、図４に対し、差動アンプＤＥＦ１が追加され、差動アンプＤＥＦ１によってＰｃｈトランジスタＴＰ４を駆動する。差動アンプＤＥＦ１は、反転入力端子がノードＤに接続され、非反転入力端子がＰｃｈトランジスタＴＰ１のドレインに接続され、出力端子がＰｃｈトランジスタＴＰ４のゲートに接続される。

図５のオーバードライブ回路は、差動アンプＤＥＦ１によって、ノードＳＡＰとノードＤとが同一レベルになるように制御される。その結果、タイミングＴ１からタイミングＴ２の期間、ＰｃｈトランジスタＴＰ１、ＴＰ２は、同じドレインソース間電圧｜ＶＤＳ｜で動作することとなり、ＰｃｈトランジスタＴＰ２の流す電荷と、ＰｃｈトランジスタＴＰ１の流す電荷とは、より正確にＰｃｈトランジスタＴＰ１、ＴＰ２のサイズ比Ｍと一致する。従って、オーバードライブ期間後のビット線ＢＬＴの電位レベルをアレイ電圧ＶＡＲＹに極めて正確に合わせることができる。

図６は、本発明の第５の実施例に係るオーバードライブ回路の構成を示す回路図である。図６において、図５と同一の符号は、同一物を表し、その説明を省略する。図６に示すオーバードライブ回路は、図５に対し、差動アンプＤＥＦ１の替わりにＰｃｈトランジスタＴＰ４１、インバータＩＮＶ３、ＮｃｈトランジスタＴＮ２１、インピーダンス素子Ｚ１が配置されている。ＰｃｈトランジスタＴＰ４１のソースは、ノードＳＡＰに接続され、ゲート及びドレインはノードＥに接続される。インバータＩＮＶ３には制御信号ＳＥＰ１が入力され、インバータＩＮＶ３の出力は、ＮｃｈトランジスタＴＮ２１のゲートに接続される。また、ＮｃｈトランジスタＴＮ２１のソースは接地され、ドレインはインピーダンス素子Ｚ１の一方の端子に接続されている。インピーダンス素子Ｚ１の他方の端子は、ノードＥに接続されている。ここで、インピーダンス素子Ｚ１は、適度な小さな電流に制限する電流制限素子であって、例えば抵抗素子であってもよく、あるいはゲートに適当な電圧等を与えチャネル長を長くしたＮｃｈトランジスタなどであってもよい。

図７は、図６のオーバードライブ回路を備えるＤＲＡＭの要部における動作波形を示すタイミングチャートである。図７において、図２と同一の符号は、同一の節点の動作波形を表し、その説明を省略する。タイミングＴ１でノードＳＥＰ１がハイレベルからローレベルに変化すると、ＮｃｈトランジスタＴＮ２１がオフからオンに変化する。

タイミングＴ１からＴ３の期間では、ＰｃｈトランジスタＴＰ４１、インピーダンス素子Ｚ１及びＮｃｈトランジスタＴＮ２１を通して、インピーダンス素子Ｚ１によって制限された適度に小さな電流がノードＳＡＰから接地に流れる。ＰｃｈトランジスタＴＰ４１は、ゲートとドレインが接続されているため、ノードＥのレベルは、ノードＳＡＰよりもＰｃｈトランジスタＴＰ４１のしきい値電圧の絶対値｜ＶＴＰ｜だけ低い電圧に保たれる。さらにノードＤは、ノードＥよりもＰｃｈトランジスタＴＰ４のしきい値電圧の絶対値｜ＶＴＰ｜だけ高い電圧に保たれる。従って、ノードＤはノードＳＡＰと常に同一レベルに保たれる。その結果、タイミングＴ１からタイミングＴ２の期間において、ＰｃｈトランジスタＴＰ１、ＴＰ２は、同じドレインソース間電圧｜ＶＤＳ｜で動作することとなり、ＰｃｈトランジスタＴＰ２の流す電荷と、ＰｃｈトランジスタＴＰ１の流す電荷とは、正確にＰｃｈトランジスタＴＰ１、ＴＰ２のサイズ比Ｍと一致する。

なお、本実施例では、ＰｃｈトランジスタＴＰ１の流す電荷の一部がノードＳＡＰから接地に流れるが、ノードＳＡＰから接地に向かう電流は十分小さな電流であっても、ノードＤを正確にノードＳＡＰと同一レベルに制御することができる。このためタイミングＴ２以降のビット線ＢＬＴのレベルには、ほとんど影響を与えることはないし、また消費電流の増加もほとんど問題とはならない。

タイミングＴ３以降は、制御信号ＳＥＰ１がハイレベルになることでＮｃｈトランジスタＴＮ２１がオフして、ノードＳＡＰから接地に向かって流れる消費電流を遮断する。

以上のように本実施例においては、実施例４に比べて簡単な回路構成であっても、実施例４と同様にオーバードライブ期間後のビット線ＢＬＴの電位レベルをアレイ電圧ＶＡＲＹに極めて正確に合わせることができる。

図８は、本発明の第６の実施例に係るオーバードライブ方式によるセンスアンプを備えるＤＲＡＭの要部を示す回路図である。図８において、図１３と同一の符号は、同一物を表し、その説明を省略する。図８では、ＶＯＤ発生回路２が設けられ、オーバードライブ回路１の代わりにＰｃｈトランジスタＴＰ５が設けられている点が図１３と異なる。ＶＯＤ発生回路２は、制御信号ＳＥＰ１で制御され、電源ＶＤＤ１の電圧をノードＶＯＤに対して供給する。また、ＰｃｈトランジスタＴＰ５は、ソースをＶＯＤ発生回路２の出力であるノードＶＯＤに接続し、ドレインをノードＳＡＰに接続し、ゲートに制御信号ＳＥＰ１を供給する。

図９は、ＶＯＤ発生回路２の構成を示す回路図である。図９において、ＶＯＤ発生回路２は、差動アンプＤＥＦ２、インバータＩＮＶ２、ＰｃｈトランジスタＴＰ６、ＴＰ７、ＴＰ８、容量素子Ｃ２を備える。制御信号ＳＥＰ１がＰｃｈトランジスタＴＰ８のゲートに供給されると共に、インバータＩＮＶ２で反転されてＰｃｈトランジスタＴＰ７のゲートに供給される。ＰｃｈトランジスタＴＰ８のソースには電源ＶＤＤ１が接続される。ＰｃｈトランジスタＴＰ８のドレインとＰｃｈトランジスタＴＰ７のソースとは、共通に差動アンプＤＥＦ２の非反転端子に接続される。差動アンプＤＥＦ２の反転端子には、基準電圧ＶＲＥＦ２が与えられ、出力端子はＰｃｈトランジスタＴＰ６のゲートに接続される。ＰｃｈトランジスタＴＰ６のソースには、ＶＤＤ１が接続され、ドレインは、ＰｃｈトランジスタＴＰ７のドレインと共にノードＶＯＤに接続される。さらに、容量素子Ｃ２は、ノードＶＯＤと接地との間に挿入される。

次に、このように構成されるＶＯＤ発生回路を備えるＤＲＡＭの要部の動作について説明する。図１０は、図８および図９の各部における動作を示す波形図である。タイミングＴ１より前の期間では、制御信号ＳＥＰ１はハイレベルであり、ＰｃｈトランジスタＴＰ８がオフし、ゲートがローレベルとなったＰｃｈトランジスタＴＰ７がオンし、差動アンプＤＥＦ２の非反転端子には、ノードＶＯＤが接続される。一方、差動アンプＤＥＦ２の反転端子にはノードＶＯＤの電圧の基準となる基準電圧ＶＲＥＦ２が入力される。このため、ＰｃｈトランジスタＴＰ６を介して、ノードＶＯＤの電位は、基準電圧ＶＲＥＦ２と同じ電位になっている。また、容量素子Ｃ２にはノードＶＯＤの電位が蓄えられる。

タイミングＴ１で制御信号ＳＥＰ１がローレベルになると、ＰｃｈトランジスタＴＰ７がオフし、ＰｃｈトランジスタＴＰ８がオンする。また、差動アンプＤＥＦ２の出力は、ハイレベル（ＶＤＤ）となり、ＰｃｈトランジスタＴＰ６はオフする。この時、ノードＶＯＤは、容量素子Ｃ２によって電位を保持しようとする。それと同時に、ＰｃｈトランジスタＴＰ５がオンし、ノードＳＡＰが、ノードＶＯＤから駆動される。すなわち、容量素子Ｃ２に蓄えられていた電荷によってノードＳＡＰが駆動される。

ビット線ＢＬＴ、ノードＳＡＰ、ノードＶＯＤは、ＰｃｈトランジスタＴＰ５およびセンスアンプＳＡを介して共通に接続されるので同一の電位に向かって収束し、タイミングＴ２で同一電位となる。この電位は、容量素子Ｃ２の容量値を適切な値に設定することで、アレイ電圧ＶＡＲＹにすることができる。適切な値とは、以下のように設定すればよい。

ＰｃｈトランジスタＴＰ５から、式（１）に従う電荷ＱＤを供給すれば、ノードＶＯＤがアレイ電圧ＶＡＲＹのレベルになるため、式（６）が導かれる。
ＱＤ＝Ｃ２×（ＶＲＥＦ２−ＶＡＲＹ）＝ＣＤ×０．５×ＶＡＲＹ −−−式（６）

従って、容量素子Ｃ２の容量を以下の式（７）で表されるように設定すればよい。
Ｃ２＝ＣＤ×０．５×ＶＡＲＹ／（ＶＲＥＦ２−ＶＡＲＹ） −−−式（７）

一例として、ＶＡＲＹ＝１．２Ｖ、ＶＲＥＦ２＝１．６Ｖとすると、Ｃ２＝１．５×ＣＤとなる。

式（７）に従った設定にすれば、タイミングＴ２以後において、ビット線ＢＬＴの電位は、アレイ電圧ＶＡＲＹのレベルになっている。従って、タイミングＴ３は、タイミングＴ２以後ならばいつ設定されても良い。このように実施例６においても、オーバードライブ期間の設定を正確に行う必要性がないという特徴を持つ。また、電源ＶＤＤ等の各種変動要因に対しても、実施例１と同様に影響を受けないという特徴がある。

タイミングＴ３において、制御信号ＳＥＰ１がハイレベルになり、ＰｃｈトランジスタＴＰ５がオフすると同時に、ＰｃｈトランジスタＴＰ８がオフし、ＰｃｈトランジスタＴＰ７がオンする。このため差動アンプＤＥＦ２及びＰｃｈトランジスタＴＰ６によってノードＶＯＤの充電、すなわち、電源ＶＤＤ１に向けての容量素子Ｃ２の充電が開始される。

この容量素子Ｃ２の充電は、次のサイクルでセンスが開始されるまでに（次のサイクルのタイミングＴ１までに）基準電圧ＶＲＥＦ２の電圧まで上がっていれば良い。したがって、容量素子Ｃ２の充電を非常にゆっくりと行えばよいので、ＰｃｈトランジスタＴＰ６のサイズは、小さくて済む。また、電源ＶＤＤの配線抵抗Ｒに流れるピーク電流が減り、電源ＶＤＤ１の落ち込みを小さくすることができる。すなわち、電源ノイズを減らすことが可能となる。

図１１は、本発明の第７の実施例に係るＶＯＤ発生回路の構成を示す回路図である。図１１において、図９と同一の符号は、同一物を表し、その説明を省略する。図１１のＶＯＤ発生回路は、図９のＶＯＤ発生回路に対し、容量素子Ｃ２を分割し、容量素子Ｃ２１、Ｃ２２として配置する。さらに、ノードＶＯＤと容量素子Ｃ２１、Ｃ２２との間にスイッチ素子としてＰｃｈトランジスタＴＰ９１、ＰＴ９２をそれぞれ挿入する。ヒューズやテストモード等で設定される制御信号Ｍ１、Ｍ２によって、それぞれＰｃｈトランジスタＴＰ９１、ＰＴ９２をオン、オフする。すなわち、実質的に図９における容量素子Ｃ２の容量を制御信号で調整できるようにする。

ビット線容量Ｃｄは、製造プロセスで変動する。従って、式（７）に従うように、負荷容量ＣＤの値に合ったサイズ比Ｍに容量素子Ｃ２の容量を制御信号で調整することで、ビット線容量Ｃｄのプロセス変動によらず、オーバードライブ期間後のビット線の電位を正確に所望のアレイ電圧にすることが可能となる。なお、この例では、調節される容量素子を２個のみしか示していないが、より多くの容量素子を配置することで、より詳細に調整することができることはいうまでもない。

また、ライト、リード時や、リフレッシュ時など異なる数のサブアレイが活性化される場合であっても、場合に応じて容量素子Ｃ２の容量を制御信号で調整することで、オーバードライブ期間後のビット線の電位を正確に所望のアレイ電圧にすることが可能となる。すなわち、制御信号によってＰｃｈトランジスタがオンし、ノードＶＯＤと電気的につながっている容量の合計値をＣ２Ａとし、活性化されるサブアレイがＬ個である場合、Ｃ２Ａを以下の式（８）のようにすればよい。
Ｃ２Ａ＝Ｌ×ＣＤ×０．５×ＶＡＲＹ／（ＶＲＥＦ２−ＶＡＲＹ） −−−式（８）

図１２は、本発明の第８の実施例に係るＶＯＤ発生回路の構成を示す回路図である。図１２において、図９と同一の符号は、同一物を表し、その説明を省略する。図１２のＶＯＤ発生回路は、図９のＶＯＤ発生回路に対し、論理積回路ＡＮＤ１およびオーバードライブ回路１が追加されている。オーバードライブ回路１は、図１、図３、図４、図５または図６に示す回路であり、その出力の節点（図１、図３、図４、図５または図６におけるノードＳＡＰへの接続点）は、ノードＶＯＤに接続され、制御ノード（図１、図３、図４、図５または図６における制御信号ＳＥＰ１の接続点）は、論理積回路ＡＮＤ１の出力端に接続される。論理積回路ＡＮＤ１は、選択信号ＳＬＣおよび制御信号ＳＥＰ１を入力し、選択信号ＳＬＣがハイレベルの時に制御信号ＳＥＰ１をオーバードライブ回路１に出力する。すなわち、選択信号ＳＬＣがハイレベルの時には、オーバードライブ回路１と図９のＶＯＤ発生回路とが、制御信号ＳＥＰ１によって動作する。

ところで、図９のＶＯＤ発生回路において、容量素子Ｃ２は、活性化するサブアレイの負荷容量ＣＤを駆動する非常に大きな容量である必要がある。また、図１１のＶＯＤ発生回路において、容量素子Ｃ２１、Ｃ２２等には、活性化するサブアレイの総負荷容量Ｌ×ＣＤを駆動する非常に大きな容量が必要になる。このためチップにおけるレイアウト面積が大きくなってしまう虞がある。

これに対し、ＶＯＤ発生回路を図１２に示す回路構成とすることで、オーバードライブ期間にオーバードライブ回路１からノードＶＯＤに供給する電荷に相当する分、容量素子Ｃ２からノードＶＯＤに供給する電荷を減らすことができる。すなわち、容量素子Ｃ２のレイアウト面積を縮小することができる。さらに、センス動作のために電源ＶＤＤから流す電流は、タイミングＴ１からタイミングＴ２の期間と、タイミングＴ３以後の期間とに分散できるので、ピーク電流は、更に減り、電源ノイズを減らすことができる。

図１２の各サイズの調整は、ノードＶＯＤに供給する電荷が、ＱＤまたはＬ×ＱＤとなるようにすればよい。すなわち、容量素子Ｃ２から供給される電荷は、式（６）で表され、オーバードライブ回路１から供給される電荷は、式（４）に従うため、式（９）に示すように調節すればよい。
ＱＤまたはＬ×ＱＤ＝Ｃ２×（ＶＲＥＦ２−ＶＡＲＹ）+Ｃ１×ＶＡＲＹ×Ｍ −−−式（９）

なお、図８あるいは図１２の回路構成において、１つのサブアレイのみ活性化するライト、リード時には、オーバードライブ回路１は、非活性のままとして容量素子Ｃ２のみでノードＶＯＤを駆動し、複数のサブアレイを活性化するリフレッシュ時には、オーバードライブ回路１を活性化し、容量素子Ｃ２とオーバードライブ回路１の両方でノードＶＯＤを駆動するようにしてもよい。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係るオーバードライブ回路の構成を示す回路図である。 本発明の第１の実施例に係るオーバードライブ回路を備えるＤＲＡＭの要部における動作波形を示すタイミングチャートである。 本発明の第２の実施例に係るオーバードライブ回路の構成を示す回路図である。 本発明の第３の実施例に係るオーバードライブ回路の構成を示す回路図である。 本発明の第４の実施例に係るオーバードライブ回路の構成を示す回路図である。 本発明の第５の実施例に係るオーバードライブ回路の構成を示す回路図である。 本発明の第５の実施例に係るオーバードライブ回路を備えるＤＲＡＭの要部における動作波形を示すタイミングチャートである。 本発明の第６の実施例に係るオーバードライブ方式によるセンスアンプを備えるＤＲＡＭの要部を示す回路図である。 本発明の第６の実施例に係るＶＯＤ発生回路の構成を示す回路図である。 本発明の第６の実施例に係るＶＯＤ発生回路を備えるＤＲＡＭの要部における動作波形を示すタイミングチャートである。 本発明の第７の実施例に係るＶＯＤ発生回路の構成を示す回路図である。 本発明の第８の実施例に係るＶＯＤ発生回路の構成を示す回路図である。 従来の典型的なオーバードライブ方式によるセンスアンプを備えるＤＲＡＭの要部を示す回路図である。 従来のオーバードライブ回路の構成を示す回路図である。 従来の典型的なオーバードライブ方式によるセンスアンプを備えるＤＲＡＭの要部の動作を表すタイミングチャートである。 一般的なＰｃｈトランジスタの電圧電流特性を示す図である。

符号の説明

１ オーバードライブ回路
２ ＶＯＤ発生回路
ＡＮＤ１ 論理積回路
ＢＬＴ、ＢＬＮ ビット線
Ｃ１、Ｃ２、Ｃ２１、Ｃ２２ 容量素子
Ｃｄ ビット線容量
ＣＯＭＰ１ コンパレータ
ＤＥＦ１、ＤＥＦ２ 差動アンプ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ インバータ
Ｍ１、Ｍ２ 制御信号ＮＯＲ１ 否定論理和回路
ＮＡＮＤ１、ＮＡＮＤ２ 否定論理積回路
ＴＮ１、ＴＮ２、ＴＮ２１ Ｎｃｈトランジスタ
ＴＰ１、ＴＰ２、ＴＰ２１、ＴＰ２２、ＴＰ３、ＴＰ４、ＴＰ４１、ＴＰ５、ＴＰ６、ＴＰ７、ＴＰ８、ＴＰ９１、ＴＰ９２ Ｐｃｈトランジスタ
Ｒ 配線抵抗
ＳＡＰ、ＳＡＮ、ＶＯＤ ノード
ＳＡ センスアンプ
ＳＥＰ１、ＳＥＰ２、ＳＥＮ 制御信号
ＳＬＣ 選択信号ＶＡＲＹ アレイ電圧
ＶＤＤ、ＶＤＤ１ 電源
ＶＲＥＦ１、ＶＲＥＦ２ 基準電圧
Ｚ１ インピーダンス素子

Claims (18)

1. オーバードライブ方式のセンスアンプを備える半導体記憶装置であって、
   並列接続される複数のセンスアンプと第１の電源とを接続してオーバードライブ開始時にオンとされる第１のスイッチ素子と、
   前記第１のスイッチ素子を介して前記複数のセンスアンプに流す電荷に対応して参照される電荷を蓄積する容量素子と、
   前記容量素子と前記第１の電源とを接続してオーバードライブ開始時にオンとされる第２のスイッチ素子と、
   前記第１の電源の電圧より低い所定の電圧に前記容量素子の電位が達した場合に前記第１および第２のスイッチ素子をオフとするように制御する制御回路と、
   前記複数のセンスアンプと前記所定の電圧を有する第２の電源とを接続して前記第１および第２のスイッチ素子がオフとなった後にオンとされ、前記複数のセンスアンプに前記第２の電源を供給する第３のスイッチ素子と、
   を備えることを特徴とする半導体記憶装置。
2. 前記第１および第２のスイッチ素子は、それぞれ第１および第２のＭＯＳトランジスタであって、前記第１および第２のＭＯＳトランジスタのサイズ比が、前記第１のＭＯＳトランジスタがオンとなって駆動する総負荷容量と前記容量素子の容量との比に基づいて定められることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第２のＭＯＳトランジスタは、それぞれがオンオフ制御され、並列接続される複数のＭＯＳトランジスタで構成され、前記第２のＭＯＳトランジスタの実効的なサイズを前記複数のＭＯＳトランジスタのオンオフ制御によって設定することを特徴とする請求項２記載の半導体記憶装置。
4. 前記第１のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタの実効的なサイズを制御信号によって設定する機能を有することを特徴とする請求項２記載の半導体記憶装置。
5. 前記容量素子は、前記容量素子の実効的な容量値を制御信号によって設定する機能を有することを特徴とする請求項１または２記載の半導体記憶装置。
6. 前記第２のＭＯＳトランジスタと前記容量素子との間に接続される第３のＭＯＳトランジスタをさらに備え、
   前記第３のＭＯＳトランジスタは、ソースを前記第２のＭＯＳトランジスタのドレインと接続し、ドレインを前記容量素子に接続し、ゲートには補正電圧が与えられることを特徴とする請求項２乃至５のいずれか一に記載の半導体記憶装置。
7. 前記補正電圧は、前記所定の電圧の半分であることを特徴とする請求項６記載の半導体記憶装置。
8. 非反転入力端子を前記第１のＭＯＳトランジスタのドレインと前記センスアンプとの接続点に接続し、反転入力端子を前記第２のＭＯＳトランジスタのドレインと前記第３のＭＯＳトランジスタのソースとの接続点に接続し、前記第３のＭＯＳトランジスタのゲートには、前記補正電圧を与える替わりに出力端子を接続する差動増幅器をさらに備えることを特徴とする請求項６または７記載の半導体記憶装置。
9. ソースを前記第１のＭＯＳトランジスタのドレインと前記センスアンプとの接続点に接続し、ゲートとドレインとを接続した第４のＭＯＳトランジスタと、
   一端を前記第４のＭＯＳトランジスタのゲートとドレインとを接続した接続点に接続し、他端を接地した、インピーダンス素子と第４のスイッチ素子とを直列接続した回路と、を備え、
   前記第４のスイッチ素子は、オーバードライブ期間にオンとされ、
   前記第３のＭＯＳトランジスタのゲートには、前記補正電圧を与える替わりに前記第４のＭＯＳトランジスタのゲートとドレインとを接続した接続点を接続することを特徴とする請求項６または７記載の半導体記憶装置。
10. オーバードライブ方式のセンスアンプを備える半導体記憶装置であって、
    オーバードライブ期間外において第３の電源の電位に充電される第１の容量素子と、
    前記第１の容量素子に充電されている電荷を並列接続される複数のセンスアンプに供給するためにオーバードライブ期間においてオンとされる第１のスイッチ素子と、
    オーバードライブ期間終了時にオンとされ、前記複数のセンスアンプに前記第３の電源の電位より低い電位を有する第２の電源を供給する第２のスイッチ素子と、
    を備え、
    前記第１の容量素子の容量は、前記第１のスイッチ素子がオンとなって駆動する総負荷容量と前記第３の電源の電位と前記第２の電源の電位とに基づいて定められることを特徴とする半導体記憶装置。
11. 前記第１の容量素子は、オンオフ制御可能なＭＯＳトランジスタとキャパシタとの縦続接続回路を複数並列接続した回路から構成され、前記第１の容量素子の実効的な容量を該ＭＯＳトランジスタのオンオフ制御によって設定することを特徴とする請求項１０記載の半導体記憶装置。
12. 第１の電源と前記第３の電源とを接続してオーバードライブ開始時にオンとされる第３のスイッチ素子と、
    前記第３のスイッチ素子および前記第１のスイッチ素子を介して前記複数のセンスアンプに流す電荷に対応して参照される電荷を蓄積する第２の容量素子と、
    前記第２の容量素子と前記第１の電源とを接続してオーバードライブ開始時にオンとされる第４のスイッチ素子と、
    前記第２の容量素子の電位が前記第２の電源の電位に達した場合に前記第３および第４のスイッチ素子がオフとなるように制御する制御回路と、
    をさらに備えることを特徴とする請求項１０または１１記載の半導体記憶装置。
13. 前記第３および第４のスイッチ素子は、それぞれ第１および第２のＭＯＳトランジスタであって、前記第１および第２のＭＯＳトランジスタのサイズ比が、前記第１のＭＯＳトランジスタがオンとなって駆動する総負荷容量と前記第２の容量素子の容量との比に基づいて定められることを特徴とする請求項１２記載の半導体記憶装置。
14. 前記第２のＭＯＳトランジスタは、それぞれがオンオフ制御され、並列接続される複数のＭＯＳトランジスタで構成され、前記第２のＭＯＳトランジスタの実効的なサイズを該複数のＭＯＳトランジスタのオンオフ制御によって設定することを特徴とする請求項１３記載の半導体記憶装置。
15. 前記第２のＭＯＳトランジスタと前記第２の容量素子との間に第３のＭＯＳトランジスタを備え、
    前記第３のＭＯＳトランジスタは、ソースを前記第２のＭＯＳトランジスタのドレインと接続し、ドレインを前記第２の容量素子に接続し、ゲートには補正電圧が与えられることを特徴とする請求項１３または１４記載の半導体記憶装置。
16. 前記補正電圧は、前記所定の電圧の半分であることを特徴とする請求項１５記載の半導体記憶装置。
17. 非反転入力端子を前記第１のＭＯＳトランジスタのドレインと前記第３の電源との接続点に接続し、反転入力端子を前記第２のＭＯＳトランジスタのドレインと前記第３のＭＯＳトランジスタのソースとの接続点に接続し、前記第３のＭＯＳトランジスタのゲートには、前記補正電圧を与える代わりに出力端子を接続する差動増幅器をさらに備えることを特徴とする請求項１５または１６記載の半導体記憶装置。
18. ソースを前記第１のＭＯＳトランジスタのドレインと前記第３の電源との接続点に接続し、ゲートとドレインとを接続した第４のＭＯＳトランジスタと、
    一端を前記第４のＭＯＳトランジスタのゲートとドレインとを接続した接続点に接続し、他端を接地した、インピーダンス素子と第５のスイッチ素子を直列接続した回路と、を備え、
    前記第５のスイッチ素子は、オーバードライブ期間にオンとされ、
    前記第３のＭＯＳトランジスタのゲートには、前記補正電圧を与える替わりに前記第４のＭＯＳトランジスタのゲートとドレインとを接続した接続点を接続することを特徴とする請求項１５または１６記載の半導体記憶装置。

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