JP7411531B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、メモリを備えた半導体装置に関する。
半導体装置が備えるメモリには、例えばダイナミック型メモリおよびスタティック型メモリがある。ダイナミック型メモリは、例えば特許文献１に記載されている。この特許文献１には、オーバードライブ（以下、ＯＤとも称する）方式のセンスアンプを備えたダイナミック型メモリが示されている。
特開２００８－２９９８９３号公報
半導体装置の高速化および電源電圧の低電圧化が進んでいる。メモリ内のセンスアンプを、単一の電源電圧で駆動すると、センスアンプの動作マージンが小さい場合、センスアンプが動作不能となることがある。センスアンプの動作マージンを大きくするために、特許文献１に示されているような、ＯＤ方式がある。
ＯＤ方式では、電圧値の異なる２種類の電源電圧を用いて、センスアンプの駆動が行われる。すなわち、センスアンプが動作を開始する初期期間（センス初期）においては、高い電圧値の電源電圧によって、センスアンプが駆動され、その後、低い電圧値の電源電圧によって、センスアンプが駆動される。これにより、初期期間におけるセンスアンプの動作マージンを大きくすることが可能となる。しかしながら、初期期間においては、高い電圧値の電源電圧から比較的大きな駆動電流がセンスアンプを介して流れることになり、消費電力(パワー)が増大することになる。
本発明者らは、動作マージンが小さなセンスアンプに対しては、ＯＤ方式を適用し、動作マージンが大きなセンスアンプに対しては、ＯＤ方式を適用しないことを考えた。センスアンプの動作マージンは、半導体装置の動作マージンを律速するものであり、例えば半導体装置を製造する際のプロセスバラツキまたは／および素子バラツキによって変化する。図１２は、半導体装置のプロセスバラツキを示す図である。図１２において、Ｆａｓｔ（高速）、Ｔｙｐ（標準）およびＳｌｏｗ（低速）は、半導体装置を構成する素子、例えば電界効果型トランジスタ（以下、ＭＯＳＦＥＴとも称する）の速度を示している。プロセスがばらつくことにより、ＭＯＳＦＥＴの速度も、図１２に示すようにばらつくことになる。
センスアンプの動作マージンは、素子の速度が低速なほど、小さくなり、素子の速度が高速なるほど、大きくなる。動作マージンが小さいとき、すなわち低速のときに、ＯＤ方式を適用（ＯＤ有）することにより、消費電力は大きくなるが、動作不能となるのを防ぐことが可能である。また、動作マージンが大きいとき、すなわち、標準および高速では、ＯＤ方式を適用（ＯＤ無）しないようにすることによって、消費電力を小さくすることが可能である。
しかしながら、本発明者らが検討したところ、ＯＤ方式を適用しないようにした場合、センスアンプが安定した動作をしないことがあることが判明した。特許文献１の図５を例にして述べると、ＯＤ方式を適用しない場合には、初期期間において、ＭＯＳＦＥＴ（Ｔｒ６）がオフ状態にされる。このとき、センスアンプを駆動するＭＯＳＦＥＴ（Ｔｒ５）の駆動能力が不足している場合、ＭＯＳＦＥＴ（Ｔｒ５）を介してセンスアンプに電源電圧を供給する電源配線網が弱い場合、あるいはＭＯＳＦＥＴ（Ｔｒ５）を動作させるタイミングが不適切であった場合には、センスアンプを高速で安定して動作させることが困難となる。
本明細書に記載されている一実施の形態に係る半導体装置を述べると、次の通りである。
すなわち、半導体装置は、複数のメモリセルと、複数のメモリセルから選択されたメモリセルに接続されるセンスアンプと、第１電源配線と、センスアンプと第1電源配線との間に接続され、センスアンプを動作させるとき、オン状態にされる第１スイッチと、センスアンプに接続され、センスアンプを動作させるとき、オン状態にされる第２スイッチとを備えるメモリマットと、メモリマットの外側に配置され、第１電源配線に接続された第２電源配線と、メモリマットの外側に配置され、第２スイッチを介して、センスアンプに接続された第３電源配線と、メモリマットの外側に配置され、第２電源配線と第３電源配線との間に接続された第３スイッチとを備える。ここで、センスアンプを動作させるとき、第３スイッチがオン状態にされる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、高速で、安定した動作が可能なメモリを備えた半導体装置を提供することができる。
実施の形態１に係るメモリバンクの構成を示す図である。 実施の形態１に係るメモリマットの構成を模式的に示す平面図である。 実施の形態１に係るサブマット、センスアンプ群およびワード線ドライバーの構成を示す回路図である。 （Ａ）および（Ｂ）は、実施の形態１に係るメモリチップの動作を説明するための図である。 （Ａ）および（Ｂ）は、実施の形態２に係るショートスイッチを説明するための図である。 （Ａ）～（Ｃ）は、実施の形態３に係るセンスアンプの動作を説明するための図である。 （Ａ）～（Ｃ）は、実施の形態４に係る半導体装置を説明するための図である。 実施の形態１に係る半導体装置の構成を示す模式的な断面図である。 実施の形態１に係る積層メモリの構成を模式的に示す断面図である。 （Ａ）および（Ｂ）は、実施の形態１に係る積層メモリを説明するための図である。 実施の形態１に係るショートスイッチの配置を説明するための回路図である。 半導体装置のプロセスのバラツキを示す図である。
以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（実施の形態１）
以下、ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）を実現するために実行される学習および推論用途に適した半導体装置を例にして、実施の形態を説明する。勿論、本発明は、このような用途の半導体装置に限定されるものではない。
＜半導体装置の構成＞
学習および推論用途の半導体装置は、大規模な積和演算回路等のニューラルネットワークを搭載し、多量のデータをリアルタイムで処理することが求められる。また、このような半導体装置には、メモリが搭載される。搭載メモリは、リアルタイムの処理で生成された、大量の分析データ（例えば画像データ）の保存および更新に使われる。また、ニューラルネットワークで生成された中間特徴データや重みデータを、高速で保存および更新を行うために、搭載メモリは使われる。高速で保存および更新を行う必要があるため、搭載メモリとしては、広帯域で大容量のメモリが要求されている。さらに、発熱の低減等のために、搭載メモリには、低消費電力化も要求されている。
図８は、実施の形態１に係る半導体装置の構成を示す模式的な断面図である。同図において、１は、実施の形態１に係る半導体装置を示している。半導体装置１は、学習等の用途に適した構成を備えるように、複数の半導体チップによって構成されている。図８には、複数の半導体チップのうち、説明に必要な半導体チップのみが描かれている。すなわち、図８において、２００は、多量のデータを処理するために、大規模な積和演算回路等を備えたデータ処理用の半導体チップを示している。また、同図において、１００は、複数のメモリ用の半導体チップ（以下、メモリチップとも称する）により構成された積層メモリを示している。
データ処理用の半導体チップ２００と、積層メモリ１００は、複数のバンプによって、基板３００と接続されており、基板３００は、複数のバンプによって、パッケージ基板４００に接続されている。積層メモリ１００、半導体チップ２００および基板３００は、封止用のパッケージ５００によって覆われ、密封されている。図８に示すように、積層メモリ１００の一部の電極は、基板３００内に形成された配線によって、データ処理用の半導体チップ２００の一部の電極に接続されている。また、積層メモリ１００およびデータ処理用の半導体チップ２００の一部の電極は、パッケージ基板４００に設けられたバンプに接続されている。
データ処理用の半導体チップ２００の電極と積層メモリ１００の電極とが接続されていることにより、例えばデータ処理用の半導体チップ２００で生成されたデータ（中間特徴データ等）は、積層メモリ１００に供給され、積層メモリ１００に保存および更新が行われる。
＜＜積層メモリの構成＞＞
次に、積層メモリ１００の構成を説明する。図９は、実施の形態１に係る積層メモリの構成を模式的に示す断面図である。
図９において、１１０＿１～１１０＿８は、メモリチップを示し、１２０は、ベース用の半導体チップ(以下、ベースチップとも称する)を示している。図９に示すように、ベースチップ１２０上に、メモリチップ１１０＿１～１１０＿８が積層されている。メモリチップ１１０＿１～１１０＿８とベースチップ１２０との間は、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）接続技術によって接続されている。すなわち、積層されるメモリチップ１１０＿１～１１０＿８のそれぞれに、貫通孔が形成され、導電性材料によって、異なるメモリチップ間が電気的に接続され、さらにベースチップ１２０に接続されている。
ベースチップ１２０には、バンプが形成され、このバンプによって、積層メモリ１００が、基板３００に接続されている。なお、ベースチップ１２０にも、種々の回路が形成されている。
このような構成の積層メモリ１００を用いることにより、多くのメモリチップ１１０＿１～１１０＿８を、データ処理用の半導体チップ２００に接続することが可能となる。すなわち、半導体チップ２００が広帯域のメモリを用いることが可能となる。この場合、半導体チップ２００とメモリチップ間のデータの転送に係る消費電力は、ＴＳＶ技術を用いているため、抑制することが可能である。そのため、メモリチップ内において消費される電力が、積層メモリ１００の消費電力を制限することになる。言い換えるならば、メモリチップ内における消費電力の低減が、積層メモリ１００の消費電力の低減に非常に有効となる。
図１０は、実施の形態１に係る積層メモリを説明するための図である。図１０には、積層メモリ１００とメモリチップとの関係が示されている。図１０（Ａ）には、図９と同様に、積層メモリ１００の構成が模式的に斜視図で示されている。特に制限されないが、積層メモリ１００を構成するメモリチップ１１０＿１～１１０＿８は、互いに同様な構成を有している。そのため、ここでは、メモリチップ１１０＿４を代表として説明する。図１０（Ｂ）には、メモリチップ１１０＿４の構成が、模式的に平面図で示されている。
図１０（Ｂ）において、１１１は、複数のメモリバンクによって構成されたメモリユニットを示している。特に制限されないが、実施の形態１においては、メモリユニット１１１は、８個のメモリバンクＢＫ０～ＢＫ７（ＢＫ８～ＢＫ１５）によって構成され、1つのメモリチップ１１０＿４には、８個のメモリユニットが配置されている。メモリチップ１１０＿４において、４個のメモリユニット１１１に挟まれた中央部（中央列）には、ＴＳＶ接続技術によって接続されるＴＳＶ領域ＴＳＶ＿Ｒと、ヒューズを備えた制御領域ＦＣＴとが配置されている。メモリバンクＢＫ０～ＢＫ１５は、後で図１を用いて説明するが、複数のメモリセルおよびセンスアンプ等を含む複数のメモリマットが配置されている。
＜＜メモリバンクの構成＞＞
図１は、実施の形態１に係るメモリバンクの構成を示す図である。メモリバンクＢＫ０～ＢＫ１５は、互いに同様な構成であるため、メモリバンクＢＫ０～ＢＫ１５を纏めて、メモリバンクＢＫとして、以降説明する。
メモリバンクＢＫは、特に制限されないが、マトリクス状に配置された複数のメモリマットＭＡＴと、複数のメモリマットＭＡＴの外側において、メッシュ状に配置され、メモリマットＭＡＴに電源電圧を供給する電源配線とを備えている。特に制限されないが、実施の形態１においては、３種類の電源配線が、メッシュ状に配置されている。すなわち、メモリマットＭＡＴに接地電圧Ｖｓｓを供給する第１電源配線（以下、接地電源配線と称する）と、メモリマットＭＡＴに第１電源電圧Ｖｄｄを供給する第２電源配線と、メモリマットＭＡＴに第２電源電圧Ｖｏｄを供給する第３電源配線が、複数のメモリマットＭＡＴの外側において、メッシュ状に配置されている。図１では、この３種類の電源配線のうち、接地電源配線は省略され、第２電源配線は、符号Ｌ＿ｄｄで示され、第３電源配線は、符号Ｌ＿ｏｄで示されている。また、図１では、マトリクス状に配置されたメモリマットＭＡＴにうちの２個のメモリマットＭＡＴが例示されている。
実施の形態１に係るメモリバンクＢＫには、複数のショートスイッチＳＨＴ(第３スイッチ)が、メモリマットＭＡＴの外側に配置されている。図１では、ショートスイッチＳＨＴは、Ｎチャンネル型（以下、Ｎ型とも称する）ＭＯＳＦＥＴＮ１によって構成されており、Ｎ型ＭＯＳＦＥＴＮ１のソース・ドレイン経路は、第２電源配線Ｌ＿ｄｄと第３電源配線Ｌ＿ｏｄとの間で直列的に接続されている。また、シュートスイッチＳＨＴは、図１に示すように、平面視で見たとき、メモリマットＭＡＴの外側において、分散するように配置されている。Ｎ型ＭＯＳＦＥＴＮ１のゲートには、ショート制御信号Ｓｈが供給されている。ショート制御信号Ｓｈがハイレベルとなることにより、Ｎ型ＭＯＳＦＥＴＮ１、すなわちショートスイッチＳＨＴがオン状態となり、第２電源配線Ｌ＿ｄｄと第３電源配線Ｌ＿ｏｄとが、電気的に短絡する。分散して配置されたショートスイッチＳＨＴによって、第２電源配線Ｌ＿ｄｄと第３電源配線Ｌ＿ｏｄとが接続されるため、接続の際に生じる接続抵抗を小さくすることが可能である。
メモリマットＭＡＴについては、後で図２および図３等を用いて説明するので、詳しい説明は省略するが、メモリマットＭＡＴは、マトリクス状に配置された複数のメモリセルと、複数のセンスアンプと、ワード線ドライバーと、メッシュ状に配置された３種類の電源配線とを備えている。メモリマットＭＡＴ内に配置された３種類の電源配線は、センスアンプ等に接地電圧Ｖｓｓを供給する第４電源配線（図３ではＬｉ＿ｓｓ）と、センスアンプ等に第１電源電圧Ｖｄｄを供給する第５電源配線(図３ではＬｉ＿ｄｄ：第１電源配線とも称する)と、センスアンプ等に第２電源電圧Ｖｏｄを供給する第６電源配線(図３ではＬｉ＿ｏｄ)である。ここで、第４電源配線（Ｌｉ＿ｓｓ）は、前記した接地電源配線に接続され、第５電源配線（Ｌｉ＿ｄｄ：第１電源配線）は、前記した第２電源配線Ｌ＿ｄｄに接続され、第６電源配線（Ｌｉ＿ｏｄ）は、前記した第３電源配線Ｌ＿ｏｄに接続されている。
図１において、Ｃｄは、第２電源配線Ｌ＿ｄｄに接続されている寄生容量を示し、Ｃｏは、第３電源配線Ｌ＿ｏｄに接続されている寄生容量を示している。また、Ｐ＿Ｖｄは、第２電源配線Ｌ＿ｄｄに接続された電源用の電極(パッド)を示している。このバッドＰ＿Ｖｄに対して、例えばメモリチップ１１０の外部から第１電源電圧Ｖｄｄが給電される。これにより、各メモリマットＭＡＴ内に第１電源電圧Ｖｄｄが供給されることになる。
また、図１において、Ｐ＿Ｖｅは、例えばメモリチップ１１０の外部から所定の外部電圧が供給される電源用のパッドを示している。パッドＰ＿Ｖｅに供給される外部電圧の電圧値は、第１電源電圧Ｖｄｄよりも絶対値が高い電圧である。この外部電圧は、降圧電源回路（電圧変換回路）１１２に供給される。降圧電源回路１１２は、動作制御信号Ｖｃｎｔによって、動作が制御される。動作制御信号Ｖｃｎｔによって、降圧動作が指示されると、外部電圧を降圧し、前記した第２電源電圧Ｖｏｄを生成する。すなわち、降圧電源回路１１２によって、外部電圧は、第２電源電圧Ｖｏｄに変換される。この第２電源電圧Ｖｏｄの電圧値は、第１電源電圧Ｖｄｄよりも、絶対値が高い電圧である。これに対して、動作制御信号Ｖｃｎｔによって、降圧動作の停止が指示されると、降圧電源回路１１２は、降圧動作を停止し、その出力をフローティング状態にする。
図１では、降圧電源回路１１２が降圧動作を行う変換回路によって構成される例が示されているが、これに限定されるものではない。例えば降圧電源回路１１２は、昇圧動作を行う電圧変換回路であってもよい。昇圧動作を行う電圧変換回路を用いる場合、電圧変換回路には、例えば第１電源電圧Ｖｄｄが供給され、第１電源電圧Ｖｄｄよりも電圧値の高い第２電源電圧Ｖｏｄが生成され、生成された第２電源電圧Ｖｏｄが第３電源配線Ｌ＿ｏｄに供給される。
また、図１では、メモリバンクＢＫ内に降圧電源回路１１２が配置されている例が示されているが、これに限定されるものではない。例えば１つの降圧電源回路１１２を、複数のメモリバンクＢＫ間で共通にしてもよいし、さらには複数もメモリチップ１１０間で共通にしてもよい。
図２は、実施の形態１に係るメモリマットの構成を模式的に示す平面図である。メモリマットＭＡＴは、マトリクス状に配置された複数のサブマットＳｕｂ＿ＭＡＴと、複数のセンスアンプ群ＳＡと、複数のワード線ドライバー（以下、ＷＬドライバーとも称する）ＳＷＤとを備えている。ここで、センスアンプ群ＳＡは、対応するサブマットＳｕｂ＿ＭＡＴの行に沿って配置されている。また、ＷＬドライバーＳＷＤは、対応するサブマットＳｕｂ＿ＭＡＴの列に沿って配置されている。
サブマットＳｕｂ＿ＭＡＴは、マトリクス状に配置された複数のメモリセルと、マトリクスの各行に沿って配置されたワード線ＷＬと、マトリクスの各列に沿って配置されたビット線ＢＬとを備えている。ワード線は、それが配置された行に配置された複数のメモリセルに対応し、対応する複数の接続メモリセルに接続されている。また、ビット線も、それが配置された列に配置された複数のメモリセルに対応し、対応する複数のメモリセルに接続されている。
ＷＬドライバーＳＷＤは、図示しないデコーダからワード線選択信号ＷＬ＿ｓが供給され、対応するサブマットＳｕｂ＿ＭＡＴ内のワード線に供給する。これにより、サブマットＳｕｂ＿ＭＡＴに配置されている複数のメモリセルから、前記したデコーダに供給されるアドレス信号に従ったメモリセルが選択される。選択されたメモリセルからビット線に読み出されたデータは、ビット線を介して、対応するセンスアンプ群ＳＡ内のセンスアンプによって増幅され、読み出しデータＤａｔａとして出力される。
次に、サブマットＳｕｂ＿ＭＡＴと、対応するセンスアンプ群ＳＡおよび対応するＷＬドライバーＳＷＤを、図面を用いて詳しく説明する。図３は、実施の形態１に係るサブマット、センスアンプ群およびワード線ドライバーの構成を示す回路図である。
図３において、ＭＣは、サブマットＳｕｂ＿ＭＡＴにマトリクス状に配置されたメモリセルを示している。また、ＷＬ＿０～ＷＬ＿２５５およびＢＬ＿０～ＢＬ＿２５５は、サブマットＳｕｂ＿ＭＡＴに配置されたワード線およびビット線を示している。さらに、図３において、Ｘ＿ＤＥＣは前記したデコーダを示し、ＣＮＴは制御回路を示し、ＳＡＣはセンスアンプ駆動制御回路を示している。
メモリセルＭＣは、選択用ＭＯＳＦＥＴＮｍと記憶用容量Ｃｍとを備えている。記憶用容量Ｃｍは、選択用ＭＯＳＦＥＴＮｍを介して対応するビット線（例えば、ＢＬ＿０）と接地電圧Ｖｓｓとの間で直列的に接続されている。また、選択用ＭＯＳＦＥＴＮｍのゲートは、対応するワード線(例えば、ＷＬ＿２５５)に接続されている。なお、メモリセルＭＣの接地電圧Ｖｓｓは、前記した第４電源配線Ｌｉ＿ｓｓを介して給電される。
ＷＬドライバーＳＷＤは、各ワード線に接続された単位ドライバーＤＲＶを備えている。デコーダＸ＿ＤＥＣは、アドレス信号Ａｄｄをデコードし、ワード線選択信号ＷＬ＿ｓのうち、アドレス信号Ａｄｄによって指定されたワード線（例えば、ＷＬ＿２５５）に対応するワード線選択信号ＷＬ＿ｓをハイレベルにし、残りのワード線選択信号ＷＬ＿ｓをロウレベルにする。これにより、ワード線ＷＬ＿２５５が選択され、選択されたワード線ＷＬ＿２５５に接続されたメモリセルＭＣが選択され、選択されたメモリセル内の選択用ＭＯＳＦＥＴＮｍがオン状態となる。その結果、ビット線ＢＬ＿０～ＢＬ＿２５５のそれぞれの電位が、選択されたメモリセルＭＣ内の記憶用容量Ｃｍに格納されているデータ（電荷）に従って変化する。ビット線ＢＬ＿０～ＢＬ＿２５５のそれぞれの電位が、次に述べるセンスアンプ群ＳＡ内のセンスアンプＵＳＡによって、増幅され、センスアンプ群ＳＡから、読み出しデータＤａｔａ（Ｄａｔａ＿０～Ｄａｔａ＿２５５）として出力される。
センスアンプ群ＳＡは、ビット線ＢＬ＿０～ＢＬ＿２５５に対応した複数のセンスアンプＵＳＡを備えている。ここでは、ビット線ＢＬ＿０に対応したセンスアンプＵＳＡを例にして、その構成を述べる。センスアンプＵＳＡは、Ｐチャンネル型（以下、Ｐ型とも称する）ＭＯＳＦＥＴＰ１、Ｐ２とＮ型ＭＯＳＦＥＴＮ２、Ｎ３とを備えており、センスアンプＵＳＡは、センスアンプ用電源配線Ｌ＿ｓｐとセンスアンプ用接地電源配線Ｌ＿ｓｎとの間に接続されている。Ｐ型ＭＯＳＦＥＴＰ１とＮ型ＭＯＳＦＥＴＮ２のソース・ドレイン経路は、センスアンプ用電源配線Ｌ＿ｓｐとセンスアンプ用接地電源配線Ｌ＿ｓｎとの間で直列的に接続され、Ｐ型ＭＯＳＦＥＴＰ１とＮ型ＭＯＳＦＥＴＮ２のゲートは共通に接続されている。これにより、Ｐ型ＭＯＳＦＥＴＰ１とＮ型ＭＯＳＦＥＴＮ２によって第１インバータ回路ＩＶ１が構成されている。Ｐ型ＭＯＳＦＥＴＰ２とＮ型ＭＯＳＦＥＴＮ３も、Ｐ型ＭＯＳＦＥＴＰ１とＮ型ＭＯＳＦＥＴＮ２と同様に、センスアンプ用電源配線Ｌ＿ｓｐとセンスアンプ用接地電源配線Ｌ＿ｓｎとの間で直列的に接続され、ゲートも共通に接続されている。これにより、Ｐ型ＭＯＳＦＥＴＰ２とＮ型ＭＯＳＦＥＴＮ３によって、第２インバータ回路ＩＶ２が構成されている。
第１インバータ回路ＩＶ１の入力は、第２インバータ回路ＩＶ２の出力ノードｎ２に接続され、第２インバータ回路ＩＶ２の入力は、第１インバータ回路ＩＶ１の出力ノードｎ１に接続されている。すなわち、第１インバータ回路ＩＶ１と第２インバータ回路ＩＶ２が交差接続されている。対応するビット線ＢＬ＿０は、第１インバータ回路ＩＶ１の出力ノードｎ１に接続され、第２インバータ回路ＩＶ２の出力ノードから、読み出しデータＤａｔａ＿０が出力される。交差接続されているため、出力ノードｎ１およびｎ２は、入出力ノードと見なすことができる。
センスアンプ駆動制御回路ＳＡＣは、スイッチ用のＰ型ＭＯＳＦＥＴＰ３（第１スイッチ）およびスイッチ用のＮ型ＭＯＳＦＥＴＮ４、Ｎ５(第２スイッチ)を備え、メモリマットＭＡＴ内に配置された第４電源配線Ｌｉ＿ｓｓ、第５電源配線（第１電源配線）Ｌｉ＿ｄｄ、第６電源配線Ｌｉ＿ｏｄ、センスアンプ用電源配線Ｌ＿ｓｐおよびセンスアンプ用接地電源配線Ｌ＿ｓｎに接続されている。Ｎ型ＭＯＳＦＥＴＮ５は、例えば、Ｎ型ＭＯＳＦＥＴＮ２よりも駆動能力が高くなるように、Ｎ型ＭＯＳＦＥＴＮ２に比べてサイズが大きくなっている。なお、本明細書では、サイズの大きなＭＯＳＦＥＴは、ゲートが太い線で明示されている。
図３に示すように、Ｐ型ＭＯＳＦＥＴＰ３は、ソース・ドレイン経路が、第５電源配線Ｌｉ＿ｄｄとセンスアンプ用電源配線Ｌ＿ｓｐとの間に接続され、Ｎ型ＭＯＳＦＥＴＮ５は、ソース・ドレイン経路が、第６電源配線Ｌｉ＿ｏｄとセンスアンプ用電源配線Ｌ＿ｓｐとの間に接続されている。また、Ｎ型ＭＯＳＦＥＴＮ４は、ソース・ドレイン経路が、第４電源配線Ｌｉ＿ｓｓとセンスアンプ用接地電源配線Ｌ＿ｓｎとの間に接続されている。
Ｐ型ＭＯＳＦＥＴＰ３およびＮ型ＭＯＳＦＥＴＮ４、Ｎ５のゲートには、制御回路ＣＮＴから出力されるセンスアンプ制御信号ＳＡｄ１およびＳＡｓ、ＳＡｄ２が供給される。すなわち、制御回路ＣＮＴからのセンスアンプ制御信号によって、スイッチ用のＰ型ＭＯＳＦＥＴＰ３およびＮ型ＭＯＳＦＥＴＮ４、Ｎ５のオン／オフが制御される。スイッチ用のＭＯＳＦＥＴが、センスアンプ制御信号によってオン状態となることにより、センスアンプ用接地電源配線Ｌ＿ｓｎには、接地電圧Ｖｓｓが供給され、センスアンプ用電源配線Ｌ＿ｓｐには、第１電源電圧Ｖｄｄまたは第２電源電圧Ｖｏｄが供給される。これにより、交差接続された第１インバータ回路ＩＶ１と第２インバータ回路ＩＶ２が動作し、ビット線ＢＬにおける電位を増幅する正帰還動作が行われることになる。
制御回路ＣＮＴは、図１に示したショートスイッチＳＨＴを構成するＮ型ＭＯＳＦＥＴＮ１を制御するショート制御信号Ｓｈおよび動作制御信号Ｖｃｎｔを出力する。なお、図３では、制御回路ＣＮＴが、メモリマットＭＡＴに設けられているように描かれているが、これに限定されるものではない。例えば、制御回路ＣＮＴは、メモリマットＭＡＴ外に設けてもよい。
＜半導体装置の動作＞
次に、メモリチップ１１０の動作を、図面を用いて説明する。図４は、実施の形態１に係るメモリチップの動作を説明するための図である。ここで、図４（Ａ）は、センスアンプ駆動制御回路ＳＡＣ（図３）に係わる部分の回路図を示し、図４（Ｂ）は、メモリセルＭＣの読み出し動作の波形図を示している。
メモリマットＭＡＴは、図２および図３で示したように、複数のサブマットＳｕｂ＿ＭＡＴ、複数のセンスアンプ群ＳＡ等を備えているが、図４では、説明を容易にするために、１つのセンスアンプＵＳＡと、センスアンプ用電源配線Ｌ＿ｓｐと、電源配線Ｌ＿ｏｄ、Ｌ＿ｄｄ、Ｌｉ＿ｏｄおよびＬｉ＿ｄｄと、１つのショートスイッチＳＨＴのみが示されている。前記したように、第５電源配線Ｌｉ＿ｄｄおよび第６電源配線Ｌｉ＿ｏｄは、メモリマットＭＡＴ内に配置された電源配線であり、第２電源配線Ｌ＿ｄｄおよび第３電源配線Ｌ＿ｏｄは、メモリマットＭＡＴの外側に配置された電源配線である。センスアンプ群ＳＡは、メモリマットＭＡＴ内に配置されているため、センスアンプ用電源配線Ｌ＿ｓｐも、勿論、メモリマットＭＡＴ内に配置された電源配線である。
図４（Ａ）に示すように、メモリマットＭＡＴ内に配置された第６電源配線Ｌｉ＿ｏｄおよび第５電源配線Ｌｉ＿ｄｄは、メモリマットＭＡＴ外に配置された、対応する第３電源配線Ｌ＿ｏｄおよび第２電源配線Ｌ＿ｄｄに電気的に接続されている。
実施の形態１においては、プロセスバラツキによって、素子（ＭＯＳＦＥＴ等）の速度が低速（Ｓｌｏｗ）になる場合（以下、低速状態とも称する）と、それ以下（ＴｐｙおよびＦａｓｔ）の場合（以下、通常状態とも称する）とで、シュートスイッチＳＨＴの状態および降圧電源回路１１２(図１)の動作が変更される。すなわち、センスアンプＵＳＡの動作マージンの大小に応じて、シュートスイッチＳＨＴの状態および降圧電源回路１１２の動作が、選択的に変更される。例えば、センスアンプＵＳＡの動作が不安定となるときの動作マージンを基準とし、この基準よりも動作マージンが小さいときが低速状態に該当し、基準よりも動作マージンが大きいときが通常状態に該当する。
低速状態、すなわち動作マージンが小さい場合、制御回路ＣＮＴ(図３)は、動作制御信号Ｖｃｎｔによって、降圧電源回路１１２に対して降圧動作を実行するように指示する。また、このとき、制御回路ＣＮＴは、ショート制御信号Ｓｈによって、ショートスイッチＳＨＴをオフ状態にする。これに対して、通常状態、すなわち動作マージンが大きい場合（動作マージンが小さくない場合）、制御回路ＣＮＴは、動作制御信号Ｖｃｎｔによって、降圧電源回路１１２に対して降圧動作を停止するように指示する。また、このとき、制御回路ＣＮＴは、ショート制御信号Ｓｈによって、ショートスイッチＳＨＴをオン状態にする。
次に、通常状態のときと、低速状態のときの読み出し動作を説明する。
＜＜読み出しの共通動作＞＞
ここでは、図３に示したワード線ＷＬ＿０とビット線ＢＬ＿０との交差部に接続されたメモリセルＭＣからデータを読み出す場合を、代表例として説明する。
読み出しに際して、ビット線ＢＬ＿０は、接地電圧Ｖｓｓと第１電源電圧Ｖｄｄとの間の中間電位（１／２Ｖｄｄ）にプリチャージされている。ビット線ＢＬ＿０がプリチャージされた後、ワード線ＷＬ＿０がハイレベルに変化し、ワード線ＷＬ＿０が選択される。これにより、ワード線ＷＬ＿０とビット線ＢＬ＿０とに接続されたメモリセルＭＣ（交差部のメモリセルＭＣ）における選択用ＭＯＳＦＥＴＮｍがオン状態となり、ビット線ＢＬ＿０の電位が、記憶用容量Ｃｍに蓄積されている電荷に従って、１／２Ｖｄｄから変化する。すなわち、図４（Ｂ）に示すように、時刻ｔ１よりも前において、ビット線ＢＬ＿０の電位は、１／２Ｖｄｄから変化する。
＜＜低速状態＞＞
制御回路ＣＮＴは、低速状態では、ショートスイッチＳＨＴをオフ状態にし、降圧電源回路１１２に対して降圧動作を実行させる。降圧動作が実行されるため、降圧電源回路１１２は、第１電源電圧Ｖｄｄよりも電圧値の高い第２電源電圧Ｖｏｄを、第３電源配線Ｌ＿ｏｄへ出力する。これにより、オーバードライブが行われることになる。
また、制御回路ＣＮＴは、図４（Ｂ）に示すように、時刻ｔ１から時刻ｔ２の初期期間ＴＰ１において、センスアンプ制御信号ＳＡｄ１をハイレベルにし、時刻ｔ２から時刻ｔ３の期間ＴＰ２において、センスアンプ制御信号ＳＡｄ２をロウレベルにする。なお、図４（Ｂ）では示していないが、制御回路ＣＮＴは、初期期間ＴＰ１と期間ＴＰ２との合成期間（期間ＴＰ３）の間、センスアンプ制御信号ＳＡｓをハイレベルにする。
これにより、初期期間ＴＰ１においては、図３に示したＮ型ＭＯＳＦＥＴＮ４およびＮ５がオン状態で、同じく図３に示したＰ型ＭＯＳＦＥＴＰ３がオフ状態となる。また、期間ＴＰ２においては、Ｎ型ＭＯＳＦＥＴＮ４とＰ型ＭＯＳＦＥＴＰ３がオン状態で、Ｎ型ＭＯＳＦＥＴＮ５がオフ状態となる。
その結果、初期期間ＴＰ１においては、センスアンプＵＳＡは、センスアンプ用電源配線Ｌ＿ｓｐおよびＮ型ＭＯＳＦＥＴＮ５を介して第６電源配線Ｌｉ＿ｏｄおよび第３電源配線Ｌ＿ｏｄに接続されることになる。これに対して、期間ＴＰ２においては、センスアンプＵＳＡは、センスアンプ用電源配線Ｌ＿ｓｐおよびＰ型ＭＯＳＦＥＴＮ３を介して、第５電源配線Ｌｉ＿ｄｄおよび第２電源配線Ｌ＿ｄｄに接続されることになる。これにより、ビット線ＢＬ＿０における電位が、センスアンプＵＳＡによって増幅され、データＤａｔａ＿０として出力される。なお、図４（Ｂ）には示されていないが、期間Ｔ３（Ｔ１＋Ｔ２）の間、センスアンプＵＳＡは、センスアンプ用接地電源配線Ｌ＿ｓｎおよびＮ型ＭＯＳＦＥＴＮ４を介して第４電源配線Ｌｉ＿ｓｓおよびメモリマット外の接地電源配線に接続され、センスアンプＵＳＡには、接地電圧Ｖｓｓが供給されている。
初期期間ＴＰ１においては、サイズの大きなＮ型ＭＯＳＦＥＴＮ５を介してセンスアンプＵＳＡに大きな駆動電流Ｉｄ(図４（Ａ）)が供給され、初期期間ＴＰ１に続く期間ＴＰ２においては、サイズの小さなＰ型ＭＯＳＦＥＴＰ３を介して比較的小さな駆動電流が供給されることにより、オーバードライブが実現されている。
＜＜＜通常状態＞＞＞
通常状態では、制御回路ＣＮＴは、ショートスイッチＳＨＴをオン状態にし、降圧電源回路１１２が停止させる。降圧電源回路１１２が停止するため、オーバードライブは行われない。特に制限されないが、制御回路ＣＮＴは、Ｎ型ＭＯＳＦＥＴＮ５およびＰ型ＭＯＳＦＥＴＰ３をオン状態にしている期間（初期期間ＴＰ１と期間ＴＰ２）、ショート制御信号ＳｈによってショートスイッチＳＨＴをオン状態にする。
ショートスイッチＳＨＴがオン状態であるため、メモリマットＭＡＴの外側において、第３電源配線Ｌ＿ｏｄと第２電源配線Ｌ＿ｄｄとが接続される。すなわち、それぞれの寄生容量ＣｏとＣｄが合成されることになる。初期期間ＴＰ１においては、サイズの大きなＮ型ＭＯＳＦＥＴＮ５を介して、第３電源配線Ｌ＿ｏｄおよび第２電源配線Ｌ＿ｄｄから、センスアンプＵＳＡに駆動電流Ｉｄ(図４（Ａ）)が供給される。このとき、電源配線に付加される寄生容量は、寄生容量ＣｏとＣｄの合成容量となるため、大きな駆動電流Ｉｄが流れても、センスアンプＵＳＡに供給される第１電源電圧Ｖｄｄが変動するのを抑制し、センスアンプＵＳＡが安定して動作させることが可能となる。
初期期間ＴＰ１に続く期間ＴＰ２においては、Ｐ型ＭＯＳＦＥＴＰ３がオン状態となり、このＰ型ＭＯＳＦＥＴＰ３を介して、センスアンプＵＳＡに駆動電流が供給されることになり、ビット線の電位がセンスアンプＵＳＡにより増幅され、データＤａｔａ＿０として出力される。期間ＴＰ２においても、ショートスイッチＳＨＴがオン状態であるため、この期間ＴＰ２において、Ｐ型ＭＯＳＦＥＴＰ３を介して大きな駆動電流Ｉｄが流れても、センスアンプＵＳＡの動作が不安定になるのを防ぐことが可能である。
通常状態では、降圧電源回路１１２が停止しているため、消費電力の低減を図ることが可能である。なお、降圧電源回路１１２が停止し、ショートスイッチＳＨＴがオン状態であるため、図４（Ｂ）に示すように、第２電源電圧Ｖｏｄは、第１電源電圧Ｖｄｄと実質的に等しくなる。
ショートスイッチＳＨＴを、初期期間ＴＰ１と期間ＴＰ２の間、オン状態にする例を説明したが、これに限定されるものではない。例えば、期間ＴＰ２においては、ショートスイッチＳＨＴをオフ状態にするようにしてもよい。この場合でも、初期期間ＴＰ１における大きな駆動電流Ｉｄによって、センスアンプＵＳＡの動作が不安定になるのを防ぐことが可能である。
ショートスイッチＳＨＴは、メモリマットＭＡＴの外側ではなく、メモリマットＭＡＴ内に配置することも考えられるが、メモリマットＭＡＴの外側に配置することが適切である。図１１は、実施の形態１に係るショートスイッチの配置を説明するための回路図である。図１１は、図４（Ａ）と類似している。相違点は、図１１では、メモリマットＭＡＴ内に、ショートスイッチＳＨＴが配置されていることである。図１１の配置では、メモリマットＭＡＴ内で、第６電源配線Ｌｉ＿ｏｄと第５電源配線Ｌｉ＿ｄｄとが接続されることになる。そのため、通常状態のときに、第３電源配線Ｌ＿ｏｄの寄生容量Ｃｏは、第１電源電圧Ｖｄｄの変動を抑制するように作用しなくなる。そのため、通常状態の際に、センスアンプＵＳＡの動作を安定化させるのに適していない。また、第５電源配線Ｌｉ＿ｄｄの線幅等が、第２電源配線Ｌ＿ｄｄに比べて狭く、第５電源配線Ｌｉ＿ｄｄの単位抵抗が、第２電源配線Ｌ＿ｄｄに比べて高い場合、駆動電流Ｉｄが第５電源配線Ｌｉ＿ｄｄの抵抗で消費される分が大きくなり、消費電力の増加に繋がる。
プロセスバラツキによって、素子の速度が低速になるか否かは、例えば積層メモリ１００あるいはメモリチップ１１０の特性を測定した際に求める。測定結果に従って、例えば図１０（Ｂ）に示した制御領域ＦＣＴ内のヒューズを溶断する。すなわち、ヒューズの状態によって、低速状態か通常状態かが表される。図３に示した制御回路ＣＮＴは、このヒューズの状態を基にして、センスアンプ制御信号ＳＡｄ１、ＳＡｄ２、ショート制御信号Ｓｈおよび動作制御信号Ｖｃｎｔ等を生成する。制御回路ＣＮＴを配置する場所は、特に制限されないが、例えばヒューズと同じ制御領域ＦＣＴ等に配置される。
（実施の形態２）
図５は、実施の形態２に係るショートスイッチを説明するための図である。ここで、図５（Ａ）は、図１と同様に、ショートスイッチＳＨＴをＮ型ＭＯＳＦＥＴで構成した場合を示し、図５（Ｂ）は、ショートスイッチＳＨＴをＰ型ＭＯＳＦＥＴで構成した場合を示している。
Ｎ型ＭＯＳＦＥＴＮ１の一方の電極（ソース電極）は、第２電源配線Ｌ＿ｄｄに接続され、他方の電極（ドレイン電極）は、第３電源配線Ｌ＿ｏｄに接続されている。また、バックゲート電極には、接地電圧Ｖｓｓが供給されている。ショートスイッチＳＨＴをオン状態（Ｏｎ）にする際には、ワード線を選択する際にワード線ＷＬに供給されるハイレベルの電圧（ＷＬ電圧）が、ショート制御信号Ｓｈとして供給される。
第１電源電圧Ｖｄｄは、例えば約１．０（Ｖ）であり、第２電源電圧Ｖｏｄは、例えば約１．２（Ｖ）である。メモリセルＭＣを選択する際には、選択用ＭＯＳＦＥＴＮｍのしきい値電圧による電圧ドロップを低減するために、比較的高い電圧値、例えば約３．０（Ｖ）のＷＬ電圧が、ワード線選択信号ＷＬ＿ｓとして供給される。図５（Ａ）に示した構成では、Ｎ型ＭＯＳＦＥＴＮ１をオン状態にする際に、ゲートに比較的高い電圧値が供給されるため、Ｎ型ＭＯＳＦＥＴＮ１のしきい値電圧による電圧ドロップを低減して、第２電源配線Ｌ＿ｄｄと第３電源配線Ｌ＿ｏｄ間の電位差を低減することが可能である。
ショートスイッチＳＨＴをオフ状態（Ｏｆｆ）にする際には、Ｎ型ＭＯＳＦＥＴＮ１のゲートに、接地電圧Ｖｓｓのショート制御信号Ｓｈが供給される。
図５（Ｂ）では、ショートスイッチＳＨＴは、Ｐ型ＭＯＳＦＥＴＰｓｗによって構成されている。Ｐ型ＭＯＳＦＥＴＰｓｗのバックゲート電極には、前記したＷＬ電圧が供給される。ショートスイッチＳＨＴをオン状態にする際には、第１電源電圧Ｖｄｄよりも低い電圧値、例えば接地電圧Ｖｓｓが、ショート制御信号Ｓｈとして、Ｐ型ＭＯＳＦＥＴＰｓｗのゲートに供給される。これに対して、ショートスイッチＰｓｗをオフ状態にする際には、第２電源電圧Ｖｏｄがショート制御信号Ｓｈとして、Ｐ型ＭＯＳＦＥＴＰｓｗのゲートに供給される。
実施の形態２においても、各ショートスイッチを１個のＭＯＳＦＥＴで構成することが可能であり、専有面積の増加を抑制することが可能である。また、選択されるワード線に供給されるＷＬ電圧を流用することが可能であるため、ショートスイッチ用の専用電源が不要である。
（実施の形態３）
図６は、実施の形態３に係るセンスアンプの動作を説明するための図である。ここで、図６（Ａ）は、メモリマットＭＡＴの構成を示している。図６（Ａ）は、例えば図４（Ａ）に類似している。主な相違点は、図４では省略されていたセンスアンプ用接地電源配線Ｌ＿ｓｎおよびセンスアンプＵＳＡに接地電圧Ｖｓｓを供給するＮ型ＭＯＳＦＥＴＮ４が、図６（Ａ）では明示されていることである。
実施の形態３では、センスアンプ用電源配線Ｌ＿ｓｐと第６電源配線Ｌｉ＿ｏｄとの間に接続されているＮ型ＭＯＳＦＥＴＮ５と、センスアンプ用電源配線Ｌ＿ｓｐと第５電源配線Ｌｉ＿ｄｄとの間に接続されているＰ型ＭＯＳＦＥＴＰ３とが、時間的に、少なくとも一部で重なって（オーバーラップして）オン状態となるように制御される。これにより、センスアンプＵＳＡによりビット線の電位を増幅する際に、センスアンプＵＳＡに供給可能な駆動電流を大きくすることが可能であり、センスアンプＵＳＡの動作マージンをさらに大きくすることが可能である。
具体的に述べると、図６（Ｂ）においては、制御回路ＣＮＴは、センスアンプ制御信号ＳＡｄ２のハイレベルの期間（ＴＰ１）がセンスアンプ制御信号ＳＡｄ１のロウレベルの期間（ＴＰ２）と一部において重なるようなセンスアンプ制御信号ＳＡＤ１、ＳＡｄ２を出力する。これにより、初期期間ＴＰ１が、オーバーラップ期間Ｔｏｖとなり、この期間での電流駆動能力を高くすることが可能である。
また、図６（Ｃ）では、制御回路ＣＮＴは、センスアンプ制御信号ＳＡｄ２のハイレベルの期間（ＴＰ１）がセンスアンプ制御信号ＳＡｄ１のロウレベルの期間（ＴＰ２）と一致するようなセンスアンプ制御信号ＳＡＤ１、ＳＡｄ２を出力する。これにより、オーバーラップ期間Ｔｏｖにおいて、電流駆動能力を高くすることが可能である。
（実施の形態４）
実施の形態４においては、オーバードライブを行うか否かを制御する領域が細分化される。オーバードライブによって、センスアンプＵＳＡの動作マージンを大きくすることが可能であるが、消費電力の増加に繋がる。そのため、オーバードライブを行う領域を少なくする程、消費電力の増加を抑制することが可能である。
図７は、実施の形態４に係る半導体装置を説明するための図である。ここで、図７（Ａ）は、積層メモリ１００の構成を示し、図７（Ｂ）は、メモリチップ１１０の構成を示し、図７（Ｃ）は、メモリバンクＢＫの構成を示している。
図７（Ａ）は、図１０（Ａ）と類似している。相違点は、メモリチップ単位で、オーバードライブを行うか否かが定められることである。すなわち、図３に示した制御回路ＣＮＴが、メモリチップ単位で、制御する。図７（Ａ）では、メモリチップ１１０＿４に対して、制御回路ＣＮＴが、オーバードライブを行うように制御を行い、残りのメモリチップに対しては、オーバードライブを行わないように、通常状態の制御を行う。図７（Ａ）は、メモリチップを製造する際のプロセスバラツキにより生じた動作マージンの低下したメモリチップに対してのみ、オーバードライブを行うことが可能であり、メモリチップ単位で消費電力の増加を抑制することが可能である。
図７（Ｂ）は、図１０（Ｂ）と類似している。相違点は、メモリバンク単位で、オーバードライブを行うか否かが定められることである。すなわち、図３に示した制御回路ＣＮＴが、メモリバンク単位で、制御する。図７（Ｂ）では、メモリチップ１１０＿４に含まれている６４個のメモリバンクの内、２個のメモリバンクに対して、制御回路ＣＮＴが、オーバードライブを行うように制御を行い、残りのメモリバンクに対しては、オーバードライブを行わないように、通常状態の制御を行う。図７（Ｂ）は、例えば、メモリチップ１１０＿４内における電源電圧のバラツキにより生じた動作マージンの低下したメモリバンクに対してのみ、オーバードライブを行うことが可能であり、メモリバンク単位で消費電力の増加を抑制することが可能である。
図７（Ｃ）は、メモリバンクＢＫ１２の構成を模式的に示す平面図である。同図において、ＰＨは、周辺回路を示している。図７（Ｃ）においては、メモリバンクＢＫ１２は、８個のメモリマットＭＡＴを備えている。制御回路ＣＮＴは、メモリマット単位で、制御する。図７（Ｃ）では、８個のメモリマットＭＡＴの内、１個のメモリマットに対して、制御回路ＣＮＴが、オーバードライブを行うように制御を行い、残りのメモリマットに対しては、オーバードライブを行わないように、通常状態の制御を行う。図７（Ｃ）は、例えば、素子のバラツキにより生じた動作マージンの低下したメモリマットに対してのみ、オーバードライブを行うことが可能であり、メモリマット単位で消費電力の増加を抑制することが可能である。
実施の形態４に係る制御回路ＣＮＴは、特に制限されないが、制御の対象単位で設けられる。例えば、図７（Ａ）の場合には、メモリチップ１００単位で、制御回路ＣＮＴが設けられ、図７（Ｂ）の場合には、メモリバンクＢＫ単位で設けられ、図７（Ｃ）の場合には、メモリマットＭＡＴ単位で設けられている。勿論、これに限定されず、共通の制御回路ＣＮＴを設けるようにしてもよい。
以上、代表的な実施の形態を、図面を用いて説明したが、他の実施の形態として次のようなものがある。
Ａ． 温度、電圧ドロップ、動作状況（並列連続動作、動作周波数、高速／低速モード切り替え等）を検知して、制御回路ＣＮＴ(図３)が、オーバードライブの有無をダイナミックに切り替えるようにする。この場合、メモリチップのみならず、システム全体で消費電力が増加する場合（温度上昇等）に、消費電力を抑制することが可能である。
Ｂ． オーバードライブの有無だけでなく、他の制御も行われるようにする。
Ｂ１． 例えば、消費電力の更なる削減を図るようなパワー削減の制御モードを追加する。この場合、パワー削減の制御モードにおいては、ＯＤ用の制御信号（センスアンプ制御信号ＳＡｄ２）によって、ＯＤ用のＮ型ＭＯＳＦＥＴＮ５（図３）がオフ状態となるようにする。このパワー削減の制御モードは、例えばリフレッシュ動作のような低速動作の際に実行されるようにする。
Ｂ２． オーバードライブを行う場合に、オーバードライブ用の第２電源電圧Ｖｏｄが、センスアンプＵＳＡを動作させる初期期間（ＴＰ１：図４（Ｂ））だけでなく、センスアンプＵＳＡを活性化している期間（ＴＰ３）の間、常時印加するような制御モードを追加する。これにより、初期期間以外においてもセンスアンプＵＳＡの動作マージンを大きくすることが可能となり、メモリセルへの書き込み電圧や読み出しマージンの改善を図ることが可能である。この場合には、冗長救済機能と併用することにより、更なる歩留まりの向上を図ることが可能となる。
Ｂ３． また、第１電源電圧Ｖｄｄの変更で、動作モードを切り替えるようにしてもよい。第１電源電圧Ｖｄｄを他の回路の電源電圧として共用する場合に、共用の第１電源電圧Ｖｄｄの変更に対応することが可能となる。
Ｃ． 実施の形態１では、第２電源電圧Ｖｏｄは、外部からの外部電源電圧を降圧回路で形成していたが、外部電源電圧を昇圧回路で昇圧し、第２電源電圧Ｖｏｄとしてもよい。また、外部電源電圧を降圧または昇圧によって、第１電源電圧Ｖｄｄと第２電源電圧Ｖｏｄの両方を生成するようにしてもよい。さらに、第２電源電圧Ｖｏｄは、外部電源電圧を用い、第１電源電圧Ｖｄｄは、外部電源電圧を降圧して、生成するようにしてもよい。
Ｄ． 積層メモリとして見た場合、ベースチップ１２０（図１０）の電源電圧が異なる種々の製品に対して、共通のメモリチップとして用いるようにしてもよい。
実施の形態によれば、センスアンプを低電圧で動作させ、かつ高速動作を維持しながら、消費電力の削減を図ることが可能である。すなわち、オーバードライブを行っていない場合でも、センスアンプを安定して動作させることが可能であり、プロセスバラツキ、デバイスバラツキが存在しても、歩留まりの低下を抑制することが可能である。
また、実施の形態に係る半導体装置においては、低速状態のときにオーバードライブが行われる。低速状態では、ＭＯＳＦＥＴを流れるリーク電流等の電流が低下する。そのため、低速状態においてオーバードライブを行っても、半導体装置全体で見た場合には、消費電力の増加分は抑制することが可能である。
さらに、制御回路ＣＮＴの変更およびショートスイッチの追加等により実現することが可能であるため、専有面積の増加を抑制することも可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施の形態では、ダイナミック型メモリを説明したが、これに限定されず、スタティック型メモリ等であってもよい。
１ 半導体装置
１００ 積層メモリ
１１０＿１～１１０＿８ メモリチップ
１１２ 降圧電源回路
ＢＫ、ＢＫ１～ＢＫ１５ メモリバンク
Ｃｏ、Ｃｄ 寄生容量
Ｌ＿ｄｄ 第２電源配線
Ｌ＿ｏｄ 第３電源配線
ＭＡＴ メモリマット
ＳＨＴ ショートスイッチ

Claims (10)

  1. 複数のメモリセルと、前記複数のメモリセルから選択されたメモリセルに接続されるセンスアンプと、第１電源配線と、前記センスアンプと前記第1電源配線との間に接続され、前記センスアンプを動作させるとき、オン状態にされる第１スイッチと、前記センスアンプに接続され、前記センスアンプを動作させるとき、オン状態にされる第２スイッチとを備えるメモリマットと、
    前記メモリマットの外側に配置され、前記第１電源配線に接続された第２電源配線と、
    前記メモリマットの外側に配置され、前記第２スイッチを介して前記センスアンプに接続された第３電源配線と、
    前記メモリマットの外側に配置され、前記第２電源配線と前記第３電源配線との間に接続された第３スイッチと、
    を備え、
    前記センスアンプを動作させるとき、前記第３スイッチがオン状態にされる、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記センスアンプの動作マージンが小さいとき、前記第３スイッチはオフ状態にされ、前記動作マージンが小さくないとき、前記第３スイッチがオン状態にされる、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第２電源配線には、第１電源電圧が供給され、
    前記第３電源配線には、電圧変換回路が接続され、前記電圧変換回路は、前記動作マージンが小さいとき、所定の電圧を、前記第１電源電圧とは異なる電圧値の第２電源電圧に変換し、前記第３電源配線に供給する、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第３スイッチがオン状態にされているとき、前記電圧変換回路の動作が停止される、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１スイッチ、前記第２スイッチおよび前記第３スイッチは、ＭＯＳＦＥＴによって構成されている、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第２スイッチは、前記第１スイッチがオン状態となる前の初期期間において、オン状態となる、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１スイッチがオン状態となっている期間と、前記第２スイッチがオン状態なっている期間とは、部分的に重なっている、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記半導体装置は、それぞれ、複数の前記メモリマットを備えた複数のメモリチップを備え、
    前記複数のメモリチップのうちの所定のメモリチップにおいて、前記第３スイッチがオン状態にされる、半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記半導体装置は、それぞれ、複数の前記メモリマットを備えた複数のメモリバンクを備え、
    前記複数のメモリバンクのうちの所定のメモリバンクにおいて、前記第３スイッチがオン状態にされる、半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記半導体装置は、複数の前記メモリマットを備え、
    前記複数のメモリマットのうちの所定のメモリマットにおいて、前記第３スイッチがオン状態にされる、半導体装置。
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