JP2010257551A - アンチヒューズメモリセル及び半導体記憶装置 - Google Patents

Abstract

【課題】アンチヒューズ素子の対極の電圧レベルを制御することなく、プログラム動作を実行すること。
【解決手段】本発明では、アンチヒューズメモリセル４は、２つのＮ型ＭＯＳトランジスタＭ１、Ｍ２と、１つのアンチヒューズ素子ＡＦにより構成されている。この場合、従来よりもＮ型ＭＯＳトランジスタが多いが、ワード線ＷＬｉ、ビット線ＢＬｊの電圧レベルだけを制御して、アンチヒューズ素子ＡＦの対極（第２極）は接地されているため、アンチヒューズ素子ＡＦの対極の電圧レベルを制御することなく、プログラム動作を実行することができる。また、本発明では、電圧レベルとして、第１電圧ＶＩＯと第３電圧ＶＰＰの２種類だけを設定すればよいため、アンチヒューズ素子ＡＦの対極の電圧レベルを制御することなく、プログラム動作を実行することができる。
【選択図】図４

Description

本発明は、アンチヒューズ素子を用いてデータをプログラムするアンチヒューズメモリセル及び半導体記憶装置に関する。

従来のアンチヒューズメモリセルが米国特許第６８２２８８８号公報明細書、特開２００７−８０３０２号公報に記載されている。

図１は、米国特許第６８２２８８８号公報明細書に記載された技術であり、従来のアンチヒューズメモリセルの構成を示している。そのアンチヒューズメモリセルはマトリクス状に設けられている。メモリセルアレイの行には、それぞれ、複数のワード線Ｖｗｒ１（ＳＲ）、Ｖｗｒ２（ＵＲ）、…と、複数の対極線Ｖｗｐ１（ＳＲ）、Ｖｗｐ２（ＵＲ）、…とが接続されている。メモリセルアレイの列には、それぞれ、複数のビット線Ｖｂ１（ＳＣ）、Ｖｂ２（ＵＣ）、…が接続されている。

アンチヒューズメモリセルは、１つのＮ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、１つのアンチヒューズ素子とを具備している。アンチヒューズ素子は、第１、２極を更に有している。また、アンチヒューズ素子は、Ｎ型ＭＯＳトランジスタであり、ゲート酸化膜を有している。例えば、第１のアンチヒューズメモリセルでは、Ｎ型ＭＯＳトランジスタは、ビット線Ｖｂ１（ＳＣ）とアンチヒューズ素子の第１極間に接続され、そのゲートがワード線Ｖｗｒ１（ＳＲ）に接続されている。アンチヒューズ素子の第２極は、対極線Ｖｗｐ１（ＳＲ）に接続されている。第２のアンチヒューズメモリセルでは、Ｎ型ＭＯＳトランジスタは、ビット線Ｖｂ１（ＳＣ）とアンチヒューズ素子の第１極間に接続され、そのゲートがワード線Ｖｗｒ２（ＵＲ）に接続されている。アンチヒューズ素子の第２極は、対極線Ｖｗｐ２（ＵＲ）に接続されている。

米国特許第６８２２８８８号公報明細書 特開２００７−８０３０２号公報 特開２０００−２９９３８３号公報

図２は、図１のアンチヒューズメモリセルの動作シーケンスを示している。プログラム動作において、第１のアンチヒューズメモリセルが選択される場合、ビット線Ｖｂ１（ＳＣ）、対極線Ｖｗｐ１（ＳＲ）、ワード線Ｖｗｒ１（ＳＲ）に供給する電圧をそれぞれ０、ＶＰＰ、ＶＰＰ／２とする。この場合、第１のアンチヒューズメモリセルのアンチヒューズ素子に電圧ＶＰＰが供給され、そのアンチヒューズ素子のゲート酸化膜が破壊されることにより、第１のアンチヒューズメモリセルに書込データが書き込まれる。この場合、第２のアンチヒューズメモリセルが選択されていないため、第２のアンチヒューズメモリセルのアンチヒューズ素子のゲート酸化膜が破壊されないように、ビット線Ｖｂ１（ＳＣ）、対極線Ｖｗｐ１（ＳＲ）、ワード線Ｖｗｒ１（ＳＲ）に供給する電圧をそれぞれＶＰＰ／２、０、０とする必要がある。

米国特許第６８２２８８８号公報明細書に記載された技術では、ワード線、ビット線の電圧レベルに加えて、アンチヒューズ素子の対極（第２極）の電圧レベルを制御して、プログラム動作を実行する必要がある。このため、対極を制御する構成要素やそのための動作シーケンスが必要であるため、複雑な構成になってしまう。

特開２００７−８０３０２号公報に記載された技術も同様である。

以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明のアンチヒューズメモリセル（４）は、ワード線（ＷＬｉ）に接続された第１トランジスタ（Ｍ１）と、ビット線（ＢＬｊ）に接続された第２トランジスタ（Ｍ２）と、アンチヒューズ素子（ＡＦ）とを具備している。第１トランジスタ（Ｍ１）は、ライト時に、第１電圧（ＶＩＯ）がワード線（ＷＬｉ）に供給される場合、第１電圧（ＶＩＯ）を第２電圧（ＶＩＯ−Ｖｔｈ）として出力する。第２トランジスタ（Ｍ２）は、ライト時に、そのゲートに第２電圧（ＶＩＯ−Ｖｔｈ）が供給され、第３電圧（ＶＰＰ）がビット線（ＢＬｊ）に供給される場合、ビット線（ＢＬｊ）に供給されている第３電圧（ＶＰＰ）を出力する。アンチヒューズ素子（ＡＦ）は、第２トランジスタ（Ｍ２）と接地との間に接続された絶縁物を有し、第３電圧（ＶＰＰ）が供給される場合、絶縁物が破壊される。

本発明では、アンチヒューズメモリセル（４）は、２つのトランジスタ（Ｍ１、Ｍ２）と、１つのアンチヒューズ素子（ＡＦ）により構成されている。この場合、米国特許第６８２２８８８号公報明細書、特開２００７−８０３０２号公報に記載された技術よりもトランジスタが多いが、ワード線（ＷＬｉ）、ビット線（ＢＬｊ）の電圧レベルだけを制御して、アンチヒューズ素子（ＡＦ）の対極は接地されている。このため、アンチヒューズ素子（ＡＦ）の対極の電圧レベルを制御することなく、プログラム動作を実行することができる。

また、本発明では、電圧レベルとして、第１電圧（ＶＩＯ）と第３電圧（ＶＰＰ）の２種類だけを設定すればよいため、アンチヒューズ素子（ＡＦ）の対極の電圧レベルを制御することなく、プログラム動作を実行することができる。

図１は、従来のアンチヒューズメモリセルの構成を示している。 図２は、図１のアンチヒューズメモリセルの動作シーケンスを示している。 図３は、本発明の実施形態によるアンチヒューズメモリセル４が適用される半導体記憶装置の構成を示している。 図４は、本発明の実施形態によるアンチヒューズメモリセル４の構成を示している。 図５は、本発明の実施形態によるアンチヒューズメモリセル４及びそれが適用される半導体記憶装置の動作として、ライト時の動作（プログラム動作）を示すタイミングチャートである。 図６は、本発明の実施形態によるアンチヒューズメモリセル４及びそれが適用される半導体記憶装置の動作として、リード時の動作（リード動作）を示すタイミングチャートである。

以下に添付図面を参照して、本発明の実施形態によるアンチヒューズメモリセルについて詳細に説明する。

図３は、本発明の実施形態によるアンチヒューズメモリセル４が適用される半導体記憶装置の構成を示している。その半導体記憶装置は、ワードドライバ１と、データドライバ２と、制御回路３と、メモリセルアレイと、複数のワード線ＷＬ１〜ＷＬｍと、複数のビット線ＢＬ１〜ＢＬｎと、センスアンプ回路５と、プリチャージ回路６とを具備している。ここで、ｍ、ｎは２以上の整数である。

ワードドライバ１は、複数の出力バッファを備えている。複数の出力バッファには、それぞれ、複数のワード線ＷＬ１〜ＷＬｍが接続されている。複数のワード線ＷＬ１〜ＷＬｍは、行アドレスに対応している。

データドライバ２は、複数の出力バッファを備えている。複数の出力バッファには、それぞれ、複数のビット線ＢＬ１〜ＢＬｎが接続されている。複数のビット線ＢＬ１〜ＢＬｎは、列アドレスに対応している。

メモリセルアレイは、アンチヒューズメモリセル４がマトリクス状に設けられている。例えば、メモリセルアレイは、ｍ行・ｎ列に配列された（ｍ×ｎ）個のアンチヒューズメモリセル４により構成されている。アンチヒューズメモリセル４は絶縁物を有している。アンチヒューズメモリセル４の構成については後述する。

メモリセルアレイの行には、それぞれ、複数のワード線ＷＬ１〜ＷＬｍが接続されている。メモリセルアレイの列には、それぞれ、複数のビット線ＢＬ１〜ＢＬｎが接続されている。具体的には、（ｍ×ｎ）個のアンチヒューズメモリセル４のうちのｉ行（ｉ＝１、２、…、ｍ）ｊ列（ｊ＝１、２、…、ｎ）のアンチヒューズメモリセル４には、複数のワード線ＷＬ１〜ＷＬｍのうちのワード線ＷＬｉが接続され、複数のビット線ＢＬ１〜ＢＬｎのうちのビット線ＢＬｊが接続されている。

センスアンプ回路５は、複数のセンスアンプ部を備えている。複数のセンスアンプ部には、それぞれ、複数のビット線ＢＬ１〜ＢＬｎが接続されている。

プリチャージ回路６は、複数のプリチャージ部を備えている。複数のプリチャージ部は、それぞれ、複数のセンスアンプ部に対応して設けられている。複数のプリチャージ部には、それぞれ、複数のビット線ＢＬ１〜ＢＬｎが接続されている。

半導体記憶装置の動作について説明する。

まず、ライト時の動作（プログラム動作）について説明する。

制御回路３には、ライト命令を表すプログラムモード信号ＰＲＧと、アドレスとが与えられる。アドレスは、指定された行アドレス、列アドレスを含んでいる。この場合、制御回路３は、プログラムモード信号ＰＲＧに応じて、行アドレスをワードドライバ１に出力し、列アドレスをデータドライバ２に出力する。

ワードドライバ１には、指定された行アドレスが制御回路３から供給される。ワードドライバ１は、ワード線ＷＬ１〜ＷＬｍのうちの、行アドレスに応じた選択ワード線（以下、ワード線ＷＬｉとする）を選択（駆動）する。

データドライバ２には、指定された列アドレスが制御回路３から供給される。また、データドライバ２には、コンピュータの内部回路（図示しない）からのデータとして書込データが供給される。データドライバ２は、複数のビット線ＢＬ１〜ＢＬｎのうちの、指定された列アドレスに応じた選択ビット線（以下、ビット線ＢＬｊとする）を選択し、書込データをビット線ＢＬｊに出力する。このとき、ワード線ＷＬｉとビット線ＢＬｊとに接続されたアンチヒューズメモリセル４には書込データが書き込まれる。

次に、リード時の動作（リード動作）について説明する。

制御回路３には、リード命令を表すリードモード信号ＲＥＡＤと、アドレスとが与えられる。アドレスは、指定された行アドレス、列アドレスを含んでいる。この場合、制御回路３は、リードモード信号ＲＥＡＤに応じて、指定された行アドレスをワードドライバ１に出力し、指定された列アドレスをセンスアンプ回路５に出力する。また、制御回路３は、リードモード信号ＲＥＡＤに応じて、プリチャージ信号ＰＲＥを所定時間だけプリチャージ回路６に出力する。

ワードドライバ１には、指定された行アドレスが制御回路３から供給される。ワードドライバ１は、ワード線ＷＬ１〜ＷＬｍのうちの、指定された行アドレスに応じたワード線ＷＬｉを選択（駆動）する。

センスアンプ回路５は、複数のビット線ＢＬ１〜ＢＬｎのうちの、指定された列アドレスに応じたビット線ＢＬｊを選択する。プリチャージ回路６は、プリチャージ信号ＰＲＥに応じて、ビット線ＢＬｊを駆動する。具体的には、制御回路３が、指定された列アドレスをセンスアンプ回路５に出力することにより、センスアンプ回路５内の複数のセンスアンプ部のうちの、指定された列アドレスに応じた選択センスアンプ部が選択される。そこで、複数のビット線ＢＬ１〜ＢＬｎのうちの、選択センスアンプ部に接続されたビット線ＢＬｊが選択されることになる。更に、プリチャージ回路６内の複数のプリチャージ部のうちの、選択センスアンプ部に対応して設けられた選択プリチャージ部も選択されることになる。この場合、選択プリチャージ部は、プリチャージ信号ＰＲＥに応じて、ビット線ＢＬｊを駆動する。

所定時間が経過したときに、プリチャージ回路６は、ビット線ＢＬｊの駆動を停止する。このとき、ワード線ＷＬｉとビット線ＢＬｊとに接続されたアンチヒューズメモリセル４からデータが読み出され、読出データとしてセンスアンプ回路５を介してコンピュータの内部回路（図示しない）に出力される。

図４は、本発明の実施形態によるアンチヒューズメモリセル４の構成として、ワード線ＷＬｉとビット線ＢＬｊとに接続されたアンチヒューズメモリセル４の構成を示している。

アンチヒューズメモリセル４は、第１、２トランジスタ（以下、トランジスタＭ１、Ｍ２と称する）と、アンチヒューズ素子ＡＦとを具備している。

トランジスタＭ１は、ワード線ＷＬｉと第１ノード（セルフブートノードＳＢと称する）との間に接続されている。トランジスタＭ１のゲートには、第１電圧ＶＩＯが常に供給されている。トランジスタＭ１としては、ＩＯ用高耐圧Ｎ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが用いられる。トランジスタＭ１のゲート酸化膜は、ＩＯ電圧である３．３Ｖ程度の動作に最適化されていて、８〜９Ｖ程度の電圧が供給されても破壊されない。例えば、第１電圧ＶＩＯは３．３Ｖであるものとする。

トランジスタＭ２は、ビット線ＢＬｊと第２ノード（セルノードＣＮと称する）との間に接続されている。トランジスタＭ２のゲートには、セルフブートノードＳＢが接続されている。トランジスタＭ２としては、トランジスタＭ１と同じＩＯ用高耐圧Ｎ型ＭＯＳトランジスタが用いられる。

アンチヒューズ素子ＡＦは、セルノードＣＮと接地との間に接続された絶縁物を有している。具体的には、アンチヒューズ素子ＡＦは、第１、２極を更に有し、第１極にはセルノードＣＮが接続され、第２極は接地されている。また、アンチヒューズ素子ＡＦは、Ｎ型ＭＯＳトランジスタであり、絶縁物は、Ｎ型ＭＯＳトランジスタのゲート酸化膜である。アンチヒューズ素子ＡＦのゲート酸化膜は、１．２Ｖ程度の動作に最適化されていて、トランジスタＭ１、Ｍ２のゲート酸化膜よりも薄い。従って、アンチヒューズ素子ＡＦのゲート酸化膜は、６Ｖ程度以上の電圧が供給されると破壊され、セルノードＣＮと接地間がショートする。即ち、セルノードＣＮと接地間が接続される。上述のプログラム動作では、アンチヒューズ素子ＡＦに対して、そのゲート酸化膜が破壊するような電圧を供給する。

図５は、プログラム動作を示すタイミングチャートである。

制御回路３には、ライト命令を表すプログラムモード信号ＰＲＧと、アドレス（指定された行アドレス、列アドレス）とが与えられる。プログラムモード信号ＰＲＧの信号レベルがアクティブ状態（ハイレベルとする）を表す場合、制御回路３には１．２Ｖの電圧ＶＤＤが供給される。この場合、制御回路３は、プログラムモード信号ＰＲＧ（電圧ＶＤＤ）に応じて、行アドレスをワードドライバ１に出力し、列アドレスをデータドライバ２に出力する。

ワードドライバ１には、指定された行アドレスが制御回路３から供給される。ワードドライバ１は、ワード線ＷＬ１〜ＷＬｍのうちの、行アドレスに応じたワード線ＷＬｉを第１電圧ＶＩＯにより駆動する。第１電圧ＶＩＯは、上述のように、３．３Ｖであるものとする。

ワード線ＷＬｉには、第１電圧ＶＩＯが供給される。この場合、トランジスタＭ１は、第１電圧ＶＩＯから自身のスレッショルド電圧Ｖｔｈを除いた第２電圧ＶＩＯ−ＶｔｈをセルフブートノードＳＢに出力する。スレッショルド電圧Ｖｔｈは、おおよそ０．８Ｖであるものとする。

データドライバ２には、指定された列アドレスが制御回路３から供給される。また、データドライバ２には、コンピュータの内部回路（図示しない）からのデータとして書込データが供給される。データドライバ２は、複数のビット線ＢＬ１〜ＢＬｎのうちの、指定された列アドレスに応じた選択ビット線（以下、ビット線ＢＬｊとする）を選択し、書込データとして第３電圧ＶＰＰをビット線ＢＬｊに出力する。第３電圧ＶＰＰは、第２電圧ＶＩＯ−Ｖｔｈよりも高く、６．５Ｖであるものとする。

トランジスタＭ２のゲートには、トランジスタＭ１からセルフブートノードＳＢを介して第２電圧ＶＩＯ−Ｖｔｈが供給され、ビット線ＢＬｊには、第３電圧ＶＰＰが供給される。この場合、セルフブートノードＳＢとビット線ＢＬｊ間の寄生容量により、第２電圧ＶＩＯ−Ｖｔｈに第３電圧ＶＰＰを加えた第４電圧ＶＩＯ−Ｖｔｈ＋ＶＰＰが生成される。

第４電圧ＶＩＯ−Ｖｔｈ＋ＶＰＰは、第３電圧ＶＰＰにトランジスタＭ２のスレッショルド電圧Ｖｔｈを加えた第１設定電圧ＶＰＰ＋Ｖｔｈよりも高く設定されている。この場合、トランジスタＭ２は、ビット線ＢＬｊに供給されている第３電圧ＶＰＰをセルノードＣＮに出力する。

アンチヒューズ素子ＡＦには、トランジスタＭ２からセルノードＣＮを介して第３電圧ＶＰＰが供給される。この場合、アンチヒューズ素子ＡＦのゲート酸化膜は、破壊される。これにより、ワード線ＷＬｉとビット線ＢＬｊとに接続されたアンチヒューズメモリセル４に書込データが書き込まれる。

図６は、リード動作を示すタイミングチャートである。

制御回路３には、リード命令を表すリードモード信号ＲＥＡＤと、アドレス（指定された行アドレス、列アドレス）とが与えられる。リードモード信号ＲＥＡＤの信号レベルがアクティブ状態（ハイレベルとする）である場合、制御回路３には１．２Ｖの電圧ＶＤＤが供給される。この場合、制御回路３は、リードモード信号ＲＥＡＤ（電圧ＶＤＤ）に応じて、指定された行アドレスをワードドライバ１に出力し、指定された列アドレスをセンスアンプ回路５に出力する。

また、制御回路３は、リードモード信号ＲＥＡＤ（電圧ＶＤＤ）に応じて、プリチャージ信号ＰＲＥを所定時間だけプリチャージ回路６に出力する。プリチャージ信号ＰＲＥの信号レベルがアクティブ状態（ハイレベルとする）である場合、プリチャージ回路６には第５電圧ＶＩＯが供給される。第５電圧ＶＩＯは、第２電圧ＶＩＯ−Ｖｔｈよりも高く、且つ、第３電圧ＶＰＰよりも低い。例えば、第５電圧ＶＩＯは、第１電圧ＶＩＯと同じ電圧であるものとする。

ワードドライバ１には、指定された行アドレスが制御回路３から供給される。ワードドライバ１は、ワード線ＷＬ１〜ＷＬｍのうちの、行アドレスに応じたワード線ＷＬｉを第１電圧ＶＩＯにより駆動する。

ワード線ＷＬｉには、第１電圧ＶＩＯが供給される。この場合、トランジスタＭ１は、第１電圧ＶＩＯから自身のスレッショルド電圧Ｖｔｈを除いた第２電圧ＶＩＯ−ＶｔｈをセルフブートノードＳＢに出力する。

センスアンプ回路５は、複数のビット線ＢＬ１〜ＢＬｎのうちの、指定された列アドレスに応じたビット線ＢＬｊを選択する。プリチャージ回路６は、プリチャージ信号ＰＲＥに応じて、ビット線ＢＬｊを第５電圧ＶＩＯにより駆動する。

トランジスタＭ２のゲートには、トランジスタＭ１からセルフブートノードＳＢを介して第２電圧ＶＩＯ−Ｖｔｈが供給され、ビット線ＢＬｊには、第５電圧ＶＩＯが供給される。この場合、セルフブートノードＳＢとビット線ＢＬｊ間の寄生容量により、第２電圧ＶＩＯ−Ｖｔｈに第５電圧ＶＩＯを加えた第６電圧ＶＩＯ−Ｖｔｈ＋ＶＩＯが生成される。

第６電圧ＶＩＯ−Ｖｔｈ＋ＶＩＯは、第５電圧ＶＩＯにトランジスタＭ２のスレッショルド電圧Ｖｔｈを加えた第２設定電圧ＶＩＯ＋Ｖｔｈよりも高く設定されている。この場合、トランジスタＭ２は、ビット線ＢＬｊに供給されている第５電圧ＶＩＯをセルノードＣＮに出力する。

アンチヒューズ素子ＡＦには、トランジスタＭ２からセルノードＣＮを介して第５電圧ＶＩＯが供給される。

制御回路３は、リードモード信号ＲＥＡＤ（電圧ＶＤＤ）に応じて、プリチャージ信号ＰＲＥを所定時間だけプリチャージ回路６に出力した後、プリチャージ信号ＰＲＥの出力を停止する。このとき、プリチャージ回路６は、ビット線ＢＬｊの駆動を停止する。

ビット線ＢＬｊの駆動が停止されたときに、ワード線ＷＬｉとビット線ＢＬｊとに接続されたアンチヒューズメモリセル４からデータが読み出されて、上述の読出データとしてセンスアンプ回路５に出力される。ここで、アンチヒューズ素子ＡＦのゲート酸化膜が破壊されていない場合、ビット線ＢＬｊに供給されている第５電圧ＶＩＯは維持される。一方、アンチヒューズ素子ＡＦのゲート酸化膜が破壊されている場合、アンチヒューズ素子ＡＦを介してセルノードＣＮと接地間が接続されているため、ビット線ＢＬｊに供給されている第５電圧ＶＩＯはアンチヒューズ素子ＡＦにより減少する。

上述では、第１、５電圧ＶＩＯを３．３Ｖとしているが、アンチヒューズ素子ＡＦ自体の動作マージンが確保できれば、電圧ＶＤＤ（１．２）でも構わない。

以上の説明により、本発明は、アンチヒューズ素子の対極の電圧レベルを制御することなく、プログラム動作を実行することができる。その理由について説明する。

米国特許第６８２２８８８号公報明細書、特開２００７−８０３０２号公報に記載された技術では、アンチヒューズメモリセルは、１つのＮ型ＭＯＳトランジスタと、１つのアンチヒューズ素子により構成されている。この場合、ワード線、ビット線の電圧レベルに加えて、アンチヒューズ素子の対極（第２極）の電圧レベルを制御して、プログラム動作を実行する必要がある。このため、対極を制御する構成要素やそのための動作シーケンスが必要であるため、複雑な構成になってしまう。

一方、本発明では、アンチヒューズメモリセル４は、２つのＮ型ＭＯＳトランジスタＭ１、Ｍ２と、１つのアンチヒューズ素子ＡＦにより構成されている。この場合、米国特許第６８２２８８８号公報明細書、特開２００７−８０３０２号公報に記載された技術よりもＮ型ＭＯＳトランジスタが多いが、ワード線ＷＬｉ、ビット線ＢＬｊの電圧レベルだけを制御して、アンチヒューズ素子ＡＦの対極（第２極）は接地されているため、アンチヒューズ素子ＡＦの対極の電圧レベルを制御することなく、プログラム動作を実行することができる。

また、本発明では、電圧レベルとして、第１、５電圧ＶＩＯと第３電圧ＶＰＰの２種類だけを設定すればよいため、アンチヒューズ素子ＡＦの対極の電圧レベルを制御することなく、プログラム動作及びリード動作を実行することができる。

特開２０００−２９９３８３号公報に記載された技術では、アンチヒューズメモリセルは、プログラム動作に用いられるトランジスタとは別に、リード動作用のトランジスタとして読出用トランジスタが更に付加されている。この場合、リード動作において、ビット線の電圧レベルを、読出用トランジスタを介してアンチヒューズ素子に伝達して、読出データを読み出している。リード動作において、プログラム動作に用いられるトランジスタとは別のトランジスタを用いるため、リード動作が安定しない。このため、リード動作の安定性を確保する制御が必要であり、複雑な構成になってしまう。

一方、本発明では、トランジスタＭ１、Ｍ２は、プログラム動作にもリード動作にも用いられる。特に、リード動作において、ビット線ＢＬｊの電圧レベル（第５電圧ＶＩＯ）をそのままトランジスタＭ２を介してアンチヒューズ素子ＡＦに伝達して、読出データを読み出すことができる。このため、リード動作の安定性を確保できる。

１ ワードドライバ、
２ データドライバ、
３ 制御回路、
４ アンチヒューズメモリセル、
５ センスアンプ回路、
６ プリチャージ回路、
ＡＦ アンチヒューズ素子、
ＢＬ１〜ＢＬｎ、ＢＬｊ（ｊ＝１、２、…、ｎ） ビット線、
ＣＮ 第２ノード（セルノード）、
Ｍ１ 第１トランジスタ（トランジスタ）、
Ｍ２ 第２トランジスタ（トランジスタ）、
ＰＲＥ プリチャージ信号、
ＰＲＧ プログラムモード信号、
ＲＥＡＤ リードモード信号、
ＳＢ 第１ノード（セルフブートノード）、
ＶＤＤ 電圧、
ＶＩＯ 第１電圧、第５電圧、
ＶＩＯ−Ｖｔｈ 第２電圧、
ＶＩＯ−Ｖｔｈ＋ＶＩＯ 第６電圧、
ＶＩＯ−Ｖｔｈ＋ＶＰＰ 第４電圧、
ＶＩＯ＋Ｖｔｈ 第２設定電圧、
ＶＰＰ 第３電圧、
ＶＰＰ＋Ｖｔｈ 第１設定電圧、
Ｖｔｈ スレッショルド電圧、
ＷＬ１〜ＷＬｍ、ＷＬｉ（ｉ＝１、２、…、ｍ） ワード線

Claims (12)

1. ワード線に接続され、ライト時に、第１電圧が前記ワード線に供給される場合、前記第１電圧を第２電圧として出力する第１トランジスタと、
   ビット線に接続され、前記ライト時に、そのゲートに前記第２電圧が供給され、第３電圧が前記ビット線に供給される場合、前記ビット線に供給されている前記第３電圧を出力する第２トランジスタと、
   前記第２トランジスタと接地との間に接続された絶縁物を有し、前記第３電圧が供給される場合、前記絶縁物が破壊されるアンチヒューズ素子と
   を具備するアンチヒューズメモリセル。
2. 前記第１トランジスタは、ライト時に、前記第１電圧が前記ワード線に供給される場合、前記第１電圧から自身のスレッショルド電圧を除いた前記第２電圧を出力し、
   前記第２トランジスタは、前記ライト時に、
   そのゲートに前記第２電圧が供給され、前記第２電圧よりも高い前記第３電圧が前記ビット線に供給される場合、前記第２電圧に前記第３電圧を加えた第４電圧を生成し、
   前記第４電圧が前記第３電圧に自身のスレッショルド電圧を加えた第１設定電圧よりも高い場合、前記ビット線に供給されている前記第３電圧を出力する
   請求項１に記載のアンチヒューズメモリセル。
3. 前記第１トランジスタは、前記ワード線と第１ノードとの間に接続され、そのゲートが常にオンであり、
   前記第２トランジスタは、前記ビット線と第２ノードとの間に接続され、そのゲートに前記第１ノードが接続され、
   前記アンチヒューズ素子の前記絶縁物は、前記第２ノードと接地との間に接続されている
   請求項２に記載のアンチヒューズメモリセル。
4. 前記第１トランジスタのゲートには前記第１電圧が常に供給される
   請求項３に記載のアンチヒューズメモリセル。
5. 前記アンチヒューズ素子は、Ｎ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、
   前記絶縁物は、前記Ｎ型ＭＯＳトランジスタのゲート酸化膜である
   請求項３又は４に記載のアンチヒューズメモリセル。
6. 前記第１トランジスタは、ライト時に、前記第１電圧が前記ワード線に供給される場合、前記第２電圧を前記第２トランジスタに前記第１ノードを介して出力し、
   前記第２トランジスタは、前記ライト時に、
   そのゲートに前記第２電圧が供給され、前記第３電圧が前記ビット線に供給される場合、前記第１ノードと前記ビット線間の寄生容量により前記第４電圧を生成し、
   前記第４電圧が前記第１設定電圧よりも高い場合、前記ビット線に供給されている前記第３電圧を前記アンチヒューズ素子に前記第２ノードを介して出力する
   請求項３〜５のいずれかに記載のアンチヒューズメモリセル。
7. 前記第１トランジスタは、リード時に、前記第１電圧が前記ワード線に供給される場合、前記第１電圧から自身のスレッショルド電圧を除いた前記第２電圧を出力し、
   前記第２トランジスタは、前記リード時に、
   そのゲートに前記第２電圧が供給され、前記第２電圧よりも高く且つ前記第３電圧よりも低い第５電圧が前記ビット線に供給される場合、前記第２電圧に前記第５電圧を加えた第６電圧を生成し、
   前記第６電圧が前記第５電圧に自身のスレッショルド電圧を加えた第２設定電圧よりも高い場合、前記ビット線に供給されている前記第５電圧を出力し、
   前記アンチヒューズ素子に前記第５電圧が供給されたときに、
   前記絶縁物が破壊されていない場合、前記ビット線に供給されている前記第５電圧は維持され、
   前記絶縁物が破壊されている場合、前記ビット線に供給されている前記第５電圧は前記アンチヒューズ素子により減少する
   請求項３〜６のいずれかに記載のアンチヒューズメモリセル。
8. 前記第１トランジスタは、リード時に、前記第１電圧が前記ワード線に供給される場合、前記第２電圧を前記第２トランジスタに前記第１ノードを介して出力し、
   前記第２トランジスタは、前記リード時に、
   そのゲートに前記第２電圧が供給され、前記第５電圧が前記ビット線に供給される場合、前記第１ノードと前記ビット線間の寄生容量により前記第６電圧を生成し、
   前記第６電圧が前記第２設定電圧よりも高い場合、前記ビット線に供給されている前記第５電圧を前記アンチヒューズ素子に前記第２ノードを介して出力する
   請求項７に記載のアンチヒューズメモリセル。
9. 前記第５電圧は、前記第１電圧と同じ電圧である
   請求項７又は８に記載のアンチヒューズメモリセル。
10. 請求項１〜９のいずれかに記載のアンチヒューズメモリセルが設けられたメモリセルアレイと、
    前記メモリセルアレイの行にそれぞれ接続された複数のワード線と、
    前記メモリセルアレイの列にそれぞれ接続された複数のビット線と、
    ライト時に、行アドレスと列アドレスとを出力する制御回路と、
    前記ライト時に、前記複数のワード線のうちの、前記制御回路からの前記行アドレスに応じた選択ワード線を前記第１電圧により駆動するワードドライバと、
    前記ライト時に、前記複数のビット線のうちの、前記制御回路からの前記列アドレスに応じた選択ビット線に書込データとして前記第３電圧を出力して、前記選択ワード線と前記選択ビット線とに接続された前記アンチヒューズメモリセルに前記書込データを書き込むデータドライバと
    を具備し、
    前記アンチヒューズメモリセルに前記書込データが書き込まれたとき、前記アンチヒューズメモリセルの前記絶縁物は破壊される
    半導体記憶装置。
11. 請求項７〜９のいずれかに記載のアンチヒューズメモリセルが設けられたメモリセルアレイと、
    前記メモリセルアレイの行にそれぞれ接続された複数のワード線と、
    前記メモリセルアレイの列にそれぞれ接続された複数のビット線と、
    リード時に、行アドレスと列アドレスとを出力し、プリチャージ信号を所定時間だけ出力する制御回路と、
    前記リード時に、前記複数のワード線のうちの、前記制御回路からの前記行アドレスに応じた選択ワード線を前記第１電圧により駆動するワードドライバと、
    前記リード時に、前記複数のビット線のうちの、前記制御回路からの前記列アドレスに応じた選択ビット線を選択し、前記選択ワード線と前記選択ビット線とに接続された前記アンチヒューズメモリセルからのデータを読出データとして読み出すセンスアンプ回路と
    を具備する半導体記憶装置。
12. 前記プリチャージ信号に応じて、前記選択ビット線を前記第５電圧により駆動し、前記所定時間が経過したときに前記選択ビット線の駆動を停止するプリチャージ回路と
    を更に具備し、
    前記選択ビット線の駆動が停止されたときに、前記選択ワード線と前記選択ビット線とに接続された前記アンチヒューズメモリセルからデータが前記読出データとして前記センスアンプ回路に出力され、
    前記絶縁物が破壊されていない場合、前記ビット線に供給されている前記第５電圧は維持され、
    前記絶縁物が破壊されている場合、前記ビット線に供給されている前記第５電圧は前記アンチヒューズ素子により減少する
    請求項１１に記載の半導体記憶装置。

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