TWI398867B - Semiconductor device - Google Patents

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TWI398867B
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Kenichi Osada
Takayuki Kawahara
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Description

半導體裝置
本發明關於半導體裝置及半導體記憶裝置，特別關於非揮發性記憶體或系統LSI(微電腦等)搭載之單晶片記憶體。
著眼於高速、高集積之非揮發性記憶體，相變化記憶體之開發被進行。關於相變化記憶體揭示於非專利文獻1、2或3，或專利文獻1。例如非專利文獻1所示相變化記憶體，係使用稱為硫屬化物(chalcogenide)材料之相變化材料作為電阻性記憶元件，藉由相變化材料之狀態使該記憶元件之電阻變化而記憶資訊。相變化電阻之重寫，係藉由流入電流、發熱而變化材料之狀態予以進行。稱為重置(reset)動作之高電阻化(非晶質化)係藉由保持較高溫予以進行，稱為設定(set)動作之低電阻化(結晶化)，係藉由保持足夠時間之較低溫予以進行。相變化材料之讀出動作，係於不變化相變化電阻之狀態範圍內流通電流而進行。
於非專利文獻2及專利文獻1述及相變化電阻之特性。於非專利文獻3述及藉由相變化電阻與NMOS電晶體構成之記憶格。
彼等文獻中不僅高速ROM(唯讀記憶體)，亦述及非揮發性RAM(隨機存取記憶體)之可能性，亦言及合併ROM與RAM之功能的統合型記憶體之實現。相變化記憶體，其之相變化電阻之電極面積較小時，可以較小電力變化相變化電阻，因此縮尺(scaling)變為容易。另外，相變化電阻存在較大之變化，可以實現高速讀出動作。基於上述理由，相變化記憶體之高速非揮發性記憶體之實現被期待著。
以實現同樣之高速非揮發性記憶體為目的而將強介電質材料用作為記憶元件之強介電質記憶體被提案。強介電質記憶體，係於記憶元件之電容器之絕緣材料使用強介電質材料，藉由其之分極狀態而記憶資訊者。強介電質記憶體之重寫，係藉由施加電壓於記憶元件變化其之分極狀態而進行。於專利文獻2指摘，於強介電質記憶體中，當電源切斷中途，於記憶元件之電容器兩端產生電位差時，強介電質之分極將反轉而使記憶之資料被破壞之問題，揭示之解決手段為將全字元線設為非選擇位準之內部電路。專利文獻3指摘，電源投入時於記憶元件之電容器兩端產生電位差時，強介電質之分極將反轉而使記憶之資料被破壞之問題，揭示之解決手段為將位元線與plate(板極)線設為同一電位之技術。
非專利文獻1：2002 IEEE International Solid－state Circuits Conference,Digest of Technical Papers,pp.202－203.
非專利文獻2：2002 IEEE International Electron Devices Meeting,Technical Digest,pp.923－926.
非專利文獻3：2003 Non－Volatile Semiconductor Memory Workshop,Digest of Technical Papers,pp.91－92.
專利文獻1：特開2003－100084號公報專利文獻2：特開平8－124377號公報專利文獻3：特開平8－124379號公報
本發明人針對相變化元件之信賴性檢討結果如下，於專利文獻2及專利文獻3記載之強介電質記憶體，記憶元件為電容器，藉由其之分極而記憶資訊，電壓施加時資料被重寫。於記憶元件產生無預期之電位差時資料被破壞。另外，於相變化記憶體，記憶元件為電阻，電流流通發熱時資料被重寫。強介電質記憶體，因為資訊之記憶與重寫之機制不同，即使產生無預期之電位差亦和資料破壞無直接關連，卻是相變化元件獨特之資料破壞原因。本發明人以特有觀點針對相變化元件之信賴性進行檢討結果發現，相變化元件，係藉由結晶狀態而記憶值的元件，特別是非晶質狀態因熱而結晶化進而導致資料破壞之情況存在。另外發現，發熱乃電源接通(POWER ON)或切斷(POWER OFF)時雜訊引起之暫時流通於記憶元件之電流或讀出時流通之電流而產生者，另外，因為發熱之重複進行而慢慢結晶化，進而導致資料破壞。本發明欲解決之問題為，將電源接通或切斷時流通於記憶元件之電流設為最小，而抑制發熱。另外，藉由抑制讀出時之發熱而實現高信賴性之記憶體。
本發明之代表性概要簡單說明如下。
第1，具有：藉由施加之溫度使狀態變化而記憶資訊的記憶格，及輸出入電路，電源之接通時，在電源電路接通之前將字元線設為OFF(非導通)狀態。
第2，具有：藉由施加之溫度使狀態變化而記憶資訊的記憶格，及輸出入電路，電源之接通時，在電源電路接通之前將位元線與源極線予以連接。
第3，具有：藉由施加之溫度使狀態變化而記憶資訊的記憶格，及輸出入電路，連續讀出同一資料時，不將字元線設為ON(導通)狀態，輸出預先讀出之資料。
第4，具有：藉由施加之溫度使狀態變化而記憶資訊的記憶格，及輸出入電路，藉由錯誤訂正電路檢測出錯誤位元時，再度寫入資料。
以下依圖面說明本發明之半導體記憶裝置之較佳幾個實施形態。構成實施形態之各功能區塊的電路元件並未特別限定，可藉由習知CMOS(互補型MOS電晶體)等積體電路技術形成於單晶矽之一個半導體基板。於圖面雖未明確標記MOS電晶體之基板電位之連接，但只要在MOS電晶體可正常動作之範圍內即可，其連接方法未特別限定。另外，未特別說明時，信號之低位準設為"L"，高位準設為"H"。
如本發明人之發現，相變化元件之最大問題在於非晶質狀態成為結晶狀態之資料破壞，發生於電源之ON/OFF時或資料讀出時。特別是和CPU等形成於同一半導體上的記憶體，電源投入時CPU未被重置，控制信號之狀態成為不確定，另外，資料破壞特性存在元件間之誤差等導致讓人印象深刻之問題，以下說明解決彼等之電路方式。
(電源接通(POWER ON)時/電源切斷(POWER OFF)時之順序(sequence))
圖1為本發明之晶片構成圖。圖2(a)為電源接通時之動作波形圖。圖2(b)為電源切斷時之動作波形圖。記憶體陣列ARRAY，係由多數字元線WL與多數位元線BL構成，於字元線WL與位元線BL之交叉點連接記憶格CELL。各記憶格CELL被連接於字元線WL與位元線BL。記憶格之各個，係由N通道型MOS電晶體與記憶元件構成。記憶元件為例如稱為相變化元件之元件。於位元線BL連接放大器電路AMP，於字元線WL連接解碼電路ADEC。於字元線WL另外連接N通道型MOS電晶體MN1用於強制設定字元線WL為接地電位，閘極接於控制信號PRV。電源電路由供給重置用電源的電源電路PSreset，供給設定用電源的電源電路PSset，及供給讀出用電源的電源電路PSread之3種類構成。電源電路PSreset將重置電壓Vreset，電源電路PSset將設定電壓Vset，電源電路PSread將讀出用電壓Vread分別供給至記憶體陣列ARRAY。於電源電路PSreset有活化信號Creset，於電源電路PSset有活化信號Cset，於電源電路PSread有活化信號Cread被輸入。電源電壓檢測電路PRVNT為，用於檢測出電源電壓被供給，對各電路輸出控制信號(Creset、Cset、Cread、PRV)之電路。電源接通時之動作，當外部之電源電壓VDD由"L"變為"H"時，由檢測電路PRVNT檢測出，並對強制設定字元線WL為接地電位之信號PRV輸出"H"。之後，依信號Cread、信號Cset、信號Creset之順序設為"H"位準，輸出電壓由低電源電路予以活化。接通電源之順序通常由低電壓之電源電路起較為安全，但亦可3個同時或依其他順序。在全電源電路穩定後將信號PRV由"H"設為"L"，切斷和字元線WL之接地電位間之連接。藉由上述動作，可防止電源接通時電流流入記憶元件，可防止發熱引起之資料破壞。
又，電源OFF時同樣藉由強制設定字元線為接地電位可防止資料破壞。圖2(b)為電源切斷時之動作波形。外部之電源電壓VDD由"H"變為"L"時，由檢測電路PRVNT_OFF檢測出，並對強制設定字元線WL為接地電位之信號PRV_OFF輸出"H"。之後，依信號Creset、信號Cset、信號Cread之順序設為"L"位準，輸出電壓由高電源電路予以非活化。切斷電源之順序通常由高電壓之電源電路起較為安全，但亦可3個同時或依其他順序。藉由上述動作，可防止電源接通時電流流入記憶元件，可防止發熱引起之資料破壞。
藉由適當設定電源接通與切斷之檢測電路之感度，在非實際之電源投入或切斷時，即使較大雜訊混入電源，電源電壓成為所要範圍外時，亦可防止該雜訊引起之資料破壞。
本發明要旨在於，在電源電路未穩定供給電源期間，藉由切斷流通記憶元件之電流路徑而防止記憶資料之破壞。將字元線設為接地電位，設為非選擇為其中一例。例如亦可為接地電位以外之電位，又，電流路徑之切斷，如一般考慮之伴隨漏電流者之被容許範圍內，在不脫離本發明要旨範圍內之變更可以有多種考量。
(記憶體陣列之構成)
以下依圖3之記憶體陣列ARRAY1說明圖1之記憶體陣列之詳細電路之一例。記憶體陣列ARRAY1可於微控制器作為單晶片記憶體搭載，或搭載於非揮發性記憶體單體，記憶格陣列MEM_ARY，係由多數字元線WL與多數位元線BL構成，於字元線WL與位元線BL之交叉點連接記憶格CELL。各記憶格CELL，如記憶格CELL00所示於節點N1連接於字元線WL，於節點N2連接於位元線BL，於節點N3連接於接地電位。各記憶格CELL之詳細如圖4(a)、(b)所示，記憶格之各個，係由N通道型MOS電晶體MN00與記憶元件PCM00構成。記憶元件PCM00為例如稱為相變化元件之元件，例如於結晶狀態約為10k Ω之低電阻、於非晶質狀態為100k Ω以上之高電阻之特徵之元件。記憶元件PCM00可依施加於記憶元件之溫度變化其狀態。具體言之為，對記憶元件施加高溫使其溶融，藉由急速冷卻而成為非晶質狀態，藉由較長時間施加低溫而成結晶狀態。稱非晶質狀態為重置動作，稱結晶狀態為設定動作，施加於元件之溫度，可藉由變更流通於記憶元件PCM00之電流值、及流通電流之時間予以變更。於N通道型MOS電晶體MN00之閘極，介由節點N1連接字元線WL，N通道型MOS電晶體於選擇狀態控制為ON狀態，於非選擇狀態控制為OFF狀態。又，本實施形態之記憶格，係依據記憶元件PCM00之電阻值、換言之，依據由位元線流入源極線之電流值之大小而都出資訊。因此，如圖(a)所示，可為記憶元件PCM00之一端介由節點N3接於接地電位，或如圖(b)所示為記憶元件PCM00之一端介由節點N2接於位元線。本說明書中未特別言及時使用(b)所示記憶格。
記憶格CELL之另一例圖式於圖4(c)、(d)。記憶格之各個，係由PNP型雙極性電晶體BP00與記憶元件PCM00構成。記憶元件PCM00為例如稱為相變化元件之元件，例如於結晶狀態約為10k Ω之低電阻、於非晶質狀態為100k Ω以上之高電阻之特徵之元件。於PNP型雙極性電晶體BP00之基極，介由節點N1連接字元線WL，PNP型雙極性電晶體BP00於選擇狀態控制為ON狀態，於非選擇狀態控制為OFF狀態。又，本實施形態之記憶格，係依據記憶元件PCM00之電阻值、換言之，依據由位元線流入源極線之電流值之大小而讀出資訊。因此，如圖(c)所示，可為記憶元件PCM00之一端介由節點N3接於接地電位，另一端接於PNP型雙極性電晶體BP00之集極，或如圖(d)所示為記憶元件PCM00之一端介由節點N2接於位元線，另一端接於PNP型雙極性電晶體BP00之射極。本說明書中未特別言及時使用(d)所示記憶格。
回至圖3，說明記憶體陣列之詳細電路。於字元線WL連接字元驅動器電路(WD0、WD1)。字元驅動器電路(WD0、WD1)並列為列狀，形成字元驅動器陣列WD_ARY。例如字元驅動器電路WD0由選擇字元線WL0之N通道型MOS電晶體MN10、P通道型MOS電晶體及強制設定字元線WL0為0V之N通道型MOS電晶體MN2構成，藉由解碼電路ADEC選擇1條字元線WL。N通道型MOS電晶體MN2之閘極接於控制信號PRV。於解碼電路ADEC被輸入位址XADD。
於位元線BL連接讀出用預充電電路PCR，讀出用預充電電路PCR以行狀配置而構成預充電電路陣列PC_ARY。具體言之為，例如預充電電路PCR0由P通道型MOS電晶體MP20構成，於汲極連接位元線BL0，於閘極連接控制信號PC0，於源極連接讀出用電源電位線Vread。又，讀出用預充電電路PCR係每隔1個連接於控制信號線(PC0、PC1)。
於位元線BL另外連接列選擇電路YS。列選擇電路YS構成行狀配置之列選擇電路陣列YS_ARY。具體言之為，例如列選擇電路YS0由P通道型MOS電晶體(MP30、MP31)構成，P通道型MOS電晶體MP31之汲極接於位元線BL0，閘極接於控制信號YSR0，源極接於感測放大器電路SA0。又，P通道型MOS電晶體MP30之汲極接於位元線BL0，閘極接於控制信號YSW0，源極接於寫入放大器電路WA0。列選擇電路YS，係每隔1個接於控制信號線(YSR0或YSR1，與YSW0或YSW1)。因此，並列讀出、或寫入之位元線BL依每隔1條被控制。亦即，和進行讀出動作或寫入動作之記憶格鄰接的記憶格，必定為非選擇狀態。依此則，產生熱之記憶格成為每隔1個，可防止熱之局部產生，可提升半導體積體電路之穩定動作。
感測放大器電路SA，係藉由活化信號SA_EN放大資料，輸出至資料匯流排RDATA。寫入放大器電路WA藉由資料匯流排WDATA與控制信號WA_CONT對位元線BL供給適當之電壓。感測放大器電路SA與寫入放大器電路WA形成行狀並列之放大器陣列AMP_ARY。
感測放大器電路SA，係由：N通道型MOS電晶體(MN40、MN41、MN42)與P通道型MOS電晶體(MP43、MP44)構成之感測放大器部，P通道型MOS電晶體(MP40、MP41、MP42)構成之感測放大器預充電部，P通道型MOS電晶體MP45構成之參考用Y開關部，反相器電路INV0構成之輸出電路構成。感測放大器部為，P通道型MOS電晶體(MP43、MP44)與N通道型MOS電晶體(MN40、MN41)構成之正反器，以及使感測放大器成為活化狀態的N通道型MOS電晶體MN42構成之閂鎖型感測放大器電路。N通道型MOS電晶體MN42之閘極連接活化信號SA_EN。感測放大器預充電部係由：連接讀出用電源線Vread與感測放大器部之內部節點的P通道型MOS電晶體(MP40、MP41)，以及對感測放大器部之內部節點施予等化的P通道型MOS電晶體MP42構成。P通道型MOS電晶體(MP40、MP41、MP42)之閘極連接控制信號PC_AMP。參考用Y開關部之P通道型MOS電晶體MP45之閘極連接控制信號YA_AMP，源極連接參考電壓VREF。本實施形態中，讀出用電壓Vread為小於電源電位之電壓，例如設為0.5V。又，參考電壓VREF為洩漏電源電位與接地電位間之電位。
寫入放大器電路WA0係由：將重置電壓Vreset供給至位元線BL的P通道型MOS電晶體MP46，將設定用電壓Vset供給至位元線BL的P通道型MOS電晶體MP47，及依據寫入資料匯流排WDATA之值與控制信號WA_CONT控制P通道型MOS電晶體(MP46、MP47)之閘極的控制電路WCONT構成。
控制電路CNTL係由記憶體陣列ARRAY接受控制信號(SETEND、RESETEND、YADD、CNT)，產生並輸出控制信號(PC、YSR、YSW、WA_CONT、SA_EN、PC_AMP、YS_AMP)。
圖5為電源電壓檢測電路PRVNT之圖。電源電壓檢測電路PRVNT由N通道型MOS電晶體MNC0與容量(C0、C1)、控制電路PR_CONT構成。容量C0接於外部電源之電源電壓VDD與N通道型MOS電晶體MNC0之汲極PRV。容量C1接於接地電位與N通道型MOS電晶體MNC0之閘極INVS。容量C0設為大於PRV連接之寄生容量之值，容量C1設為大於INVS連接之寄生容量之值。依此則，當電源電壓VDD由"L"變為"H"時，PRV成為和電源電壓大略相同之值，INVS維持接地電位。
於控制電路PR_CONT被輸入PRV，輸出INVS、Creset、Cset、Cread。
圖6表示檢測電源為OFF之電源電壓檢測電路PRVNT_OFF。PRVNT_OFF由P通道型MOS電晶體MPC1、N通道型MOS電晶體MNC1、容量(C2、C3)、電阻(R2、R3)、及控制電路PR_CONT_OFF構成。容量C3接於外部電源之電源電壓VDD與P通道型MOS電晶體MPC1與N通道型MOS電晶體MNC1之汲極INVS_OFF。容量C2接於電阻R2、P通道型MOS電晶體MPC1之源極。P通道型MOS電晶體MPC1與N通道型MOS電晶體MNC1之汲極接於信號PRV_OFF。信號PRV_OFF接於控制電路PR_CONT_OFF之同時，和PRV同樣被輸入於記憶體陣列，控制成於電源OFF時電流不流入相變化元件PCM。又，電阻R3將INVS_OFF，電阻R2將P通道型MOS電晶體MCP1之源極分別於電源ON時設為電源電位而被連接。
容量C3，設為大於PRV_OFF連接之寄生容量之值，容量C3設為大於INVS_OFF連接之寄生容量之值。依此則，當電源電壓VDD由"H"變為"L"時，PRV_OFF成為和電源電壓大略相同之值，INVS_OFF維持接地電位。
於控制電路PR_CONT_OFF被輸入PRV_OFF，輸出Creset、Cset、Cread。
(動作方式)
使用圖7說明詳細動作。電源接通時(POWER UP)，外部電源電壓VDD由"L"變為"H"時，被檢測電路PRVNT檢測出，信號PRV成為"H"，依此則，N通道型MOS電晶體(MN2、MN3)成為ON狀態，全部字元線強制設為接地電位，成為非選擇狀態。之後，依信號Cread、信號Cset、信號Creset之順序設為"H"使輸出電壓由低電源電路活化。在全部電源電路穩定之後，藉由控制電路PR_CONT將INVS由"L"設為"H"而使信號PRV由"H"變為"L"，解除與字元線WL之接地電位間之強制連接。
之後，進行通常之連接。
本實施形態係以資料"1"寫入記憶格CELL00，資料"0"寫入記憶格CELL11為例。資料"1"係設定相變化元件，將電阻值設為1k Ω~10k Ω。資料"0"係重置相變化元件，將電阻值設為100k Ω~1M Ω。首先，進行設定動作SET，位址ADD與寫入資料WDATA0被輸入。位址ADD分為輸入解碼電路ADEC之X系位址XADD與輸入控制電路CNTL之Y系位址YADD。X系位址XADD於解碼電路ADEC被解碼，選擇之1條字元線WL由"L"變為"H"。本實施形態中，字元線WL0被選擇。Y系位址YADD於控制電路CNTL被解碼成為選擇列之信號(YSW、YSR)。本實施形態中，寫入控制信號YSW0被選擇由"H"變為"L"。
寫入資料WDATA0被輸入寫入放大器電路WA0，依據寫入資料WDATA0對位元線供給電壓。資料"1"被寫入時，位元線被供給電壓Vset。記憶元件被施加設定用之足夠時間電壓後，將字元線WL0設為OFF結束寫入動作。
之後進行重置動作RESET。位址ADD與寫入資料WDATA0改變，字元線WL1與控制信號YSW1被選擇。欲寫入資料"0"，因此位元線被供給電壓Vreset。需使記憶元件溶融，因而Vreset通常為高於Vset之電壓。記憶元件被施加重置用之足夠時間電壓後，將字元線WL1設為OFF結束寫入動作。
圖3之設定結束信號SETEND為計測設定時間，將設定結束通知控制電路CNTL之信號，重置結束信號RESETEND為計測重置時間，將重置結束通知控制電路CNTL之信號。於圖7雖未圖示設定結束信號SETEND與控制電路CNTL之波形，但通常重置時間較設定時間為短。
以下說明讀出動作READ，首先，由記憶格CELL00讀出，之後，由記憶格CELL11進行讀出。
改變位址ADD，選擇字元線WL0與控制信號YSR0，使預充電控制信號PC0由"H"變為"L"，將位元線BL0預充電至讀出用電壓Vread。又，同時使控制信號PC_AMP由"H"變為"L"，感測放大器電路SA之內部節點亦被預充電。讀出用電壓Vread為不會破壞記憶元件可進行讀出之電壓，因此通常為小於Vset之值。之後，使控制信號PC0由"L"變為"H"，由位元線BL0經由記憶格CELL00使電流流向接地電位。記憶格CELL00之記憶元件為設定狀態，電阻例如為1k Ω~10k Ω，因此位元線之電壓較快降低，成為小於參考電壓VREF。之後，使感測放大器活化信號SA_EN由"L"變為"H"，放大位元線BL0與參考電壓VREF之電位差。結果，於資料匯流排RDATA0被輸出"1"。
接著，改變位址ADD，選擇字元線WL1與控制信號YSR1，使預充電控制信號PC1由"H"變為"L"，將位元線BL1預充電至讀出用電壓Vread。又，同時使控制信號PC_AMP由"H"變為"L"，感測放大器電路SA之內部節點亦被預充電。之後，使控制信號PC1由"L"變為"H"，由位元線BL1經由記憶格CELL11使電流流向接地電位。記憶格CELL11之記憶元件為重置狀態，電阻例如為100k Ω~1M Ω，位元線之電壓幾乎不變化，保持大於參考電壓VREF。之後，使感測放大器活化信號SA_EN由"L"變為"H"，放大位元線BL1與參考電壓VREF之電位差。結果，於資料匯流排RDATA0被輸出"0"。
本實施形態中，Vreset例如為1.5V，Vset為1.0V，Vread為0.5V，參考電壓VREF為0.2V。
藉由上述動作，可防止電源接通時電流流入記憶元件，可防止資料破壞。
電源OFF時強制設定全部字元線為接地電位、設為非選擇狀態，依此則，可防止資料破壞。圖8為電源OFF時之動作波形圖。通常動作中，如圖7之說明，電源切斷時(POWER OFF)，在外部電源電壓VDD由"H"變為"L"時，被檢測電路PRVNT_OFF檢測出，信號PRV_OFF成為"H"。依此則，N通道型MOS電晶體(MN2、MN3)成為ON狀態，強制設定全部字元線為接地電位，成為非選擇狀態。之後，依信號Creset、信號Cset、信號Cread之順序設為"L"，輸出電壓由低電源電路依序被切斷。藉由上述動作，於電源切斷時，在全部電源電路切斷之前，強制設定全部字元線為接地電位，設為非選擇狀態，可防止電流之流入記憶元件，可防止資料破壞。
(電源電路方式)
使用圖9說明電源電路。本實施形態中，電壓之大小關係為Vreset>VDD>Vset>Vread，重置用電源電路PSreset由升壓電路構成，設定用電源電路PSset與讀出用電源電路PSread由降壓電路構成。電源電壓檢測電路PRVNT使控制信號Creset接於重置用電源電路PSreset，使控制信號Cset接於設定用電源電路PSset，使控制信號Cread接於讀出用電源電路PSread。又，由重置用電源電路PSreset將重置電壓Vreset，由設定用電源電路PSset將設定用電壓Vset，由讀出用電源電路PSread將讀出用電壓Vread分別輸出至記憶體陣列ARRAY。
重置用電源電路PSreset為由充電泵電路CP，環型振盪器OSC，基準電壓產生電路Vref(reset)，比較電路CMP0構成之升壓電路。又，於環型振盪器OSC連接N通道型MOS電晶體MN，藉由閘極連接之控制信號Creset使環型振盪器OSC設為ON/OFF。本電路係比較輸出電壓Vreset與產生基準電壓Vref(reset)，在輸出電壓小於基準電壓時提升環型振盪器OSC之速度，大於時降低速度。環型振盪器OSC之輸出接於充電泵電路CP，產生升壓電壓Vreset。電源電壓VDD接通時，藉由設定控制信號Creset為"L"，使環型振盪器OSC設為OFF，輸出電壓Vreset成為接地電位。
設定用電源電路PSset，係由基準電壓產生電路Vref(set)，比較電路CMP1，輸出緩衝器之P通道型MOS電晶體MP0構成。又，MP0之閘極接於P通道型MOS電晶體MP1，藉由MP1之閘極連接之信號Cset使P通道型MOS電晶體MP0之閘極設為電源電壓VDD或浮動。本電路係比較輸出電壓Vset與產生之基準電壓Vref(set)，依該結果控制輸出緩衝器之P通道型MOS電晶體MP0之閘極。於電源電壓VDD接通時，藉由設定信號Cset為"L"而將P通道型MOS電晶體MP0設為OFF，使輸出電壓Vset成為接地電位。
讀出用電源電路PSread，係由基準電壓產生電路Vref(read)，比較電路CMP1，輸出緩衝器之P通道型MOS電晶體MP2構成。又，MP2之閘極接於P通道型MOS電晶體MP3，藉由MP3之閘極連接之信號Cread使P通道型MOS電晶體MP2之閘極設為電源電壓VDD或浮動。本電路係比較輸出電壓Vread與產生之基準電壓Vref(read)，依該結果控制輸出緩衝器之P通道型MOS電晶體MP2之閘極。於電源電壓VDD接通時，藉由設定信號Cread為"L"而將P通道型MOS電晶體MP2設為OFF，使輸出電壓Vread成為接地電位。
以上之例為電壓Vreset>VDD>Vset>Vread之情況，其他大小關係之情況如圖10所示，使電壓Vreset、Vset、Vread依據內部電路之動作電壓VDD或輸出入端子之動作電壓VDDQ，由升壓電路或降壓電路產升。本實施形態中，相當於圖10之圖案3。
重置需要較多電流，較好是使用電源電壓VDD。又，升壓電路之面積較大，因此儘可能使用降壓電路。因此，圖案2、9、15、16較為理想。
(其他實施形態)
圖11係變更圖3之記憶體陣列之一部分。取代電源接通時強制設定字元線WL為接地電位，改為連接位元線BL與源極線SL之方式。於控制陣列PRV_ARY以行狀配置N通道型MOS電晶體。N通道型MOS電晶體MN5為連接位元線BL0與源極線SL之電晶體，藉由控制信號PRV控制。
電源切斷時PRV為"H"，位元線BL與源極線SL被強制性連接，可防止電流流入記憶元件，可防止資料破壞。源極線SL接於接地電位之情況存在，但是即使接地電位產生雜訊時電流亦不會流入記憶元件，可防止資料破壞。
源極線SL亦可設為和接地電位相同之電位，依適當之每一單位設置源極線驅動電路予以控制亦可。源極線SL設為接地電位時，於記憶體陣列上藉由面狀佈線，可提升抗雜訊特性。藉由依適當之單位設置源極線驅動電路可進行更細微之控制。
圖12為適用系統LSI之情況。IC1由輸出入電路IO，中央處理裝置CPU，記憶體模組MEM_MOD，記憶體控制電路MEM_CNT，電源電路PSU構成。由CPU對記憶體模組MEM_MOD供給ADD，對記憶體控制電路MEM_CNT供給寫入資料WD、寫入許可信號WE、讀出許可信號RE。又，讀出資料RD與存取可能信號READY由記憶體控制電路MEM_CNT對CPU輸出。於記憶體控制電路MEM_CNT包含計測設定時間之TIMER_SET，計測重置時間之TIMER_RESET電路，電源電壓檢測電路PRVNT。
電源電壓接通時，被電源電壓檢測電路PRVNT檢測出，將控制信號PRV設為"H"，字元線WL設為接地電位，同時開始計測設定時間。設定時間經過後將控制信號PRV設為"L"，使字元線WL切離接地電位，可進行通常之動作。設定時間計測中，使置於電源電路PSU之電源電路(PSreset、PSset、PSread)接通。又，PRV設為"L"時同時對CPU輸出存取可能信號READY，傳達存取可能。
相變化記憶體中，電流流入數ns相變化元件時資料將被破壞，因此，電源電壓檢測電路由記憶體陣列分離時，強制設定字元線為OFF之信號被延遲，資料破壞之可能性變高。因此，考慮圖13之方式。圖13係將圖12之一部分變更者，有多數電源電壓檢測電路PRVNT，依每2個記憶體陣列ARRAY配置1個。例如，電源電壓檢測電路PRVNT0控制記憶體陣列ARRAY00與ARRAY01。如上述說明，藉由在記憶體模組MEM_MOD內部埋設電源電壓檢測電路PRVNT，可縮短電源接通時雜訊引起之電流流入記憶元件之時間，可防止資料破壞。
圖14為將字元線WL與源極線SL於電源接通時予以連接的記憶體陣列ARRAY3。例如於字元線WL0連接字元驅動器WDR_0與連接用N通道型MOS電晶體MN7之汲極，於源極線SL連接源極線驅動器SDR_0與MN7之源極。電源接通時，信號PRV成"H"，字元線WL與源極線SL被連接，結果，記憶格CELL使用之N通道型MOS電晶體MN之閘極/源極間電壓成為0V，電流未流入記憶元件PCM，可防止資料破壞。
(連續讀出引起之資料破壞)
本發明人發現，連續進行同一相變化元件之讀出時，流入之電流使元件發熱，重置元件(非晶質狀態)成為設定化(結晶狀態)之問題存在。欲有效減低讀出時之發熱時，可降低讀出時施加於元件之電壓，縮短施加之時間。電壓切斷時讀出速度會劣化。欲縮短施加時間需縮短位元線，面積之負擔變大。因此，本實施形態採用，連續讀出之動作於同一記憶格進行時，實際上不存取記憶格，藉由輸出資料而降低發熱溫度之方式。
圖15為本實施形態之圖。除一部分以外均同圖3，僅說明不同之部分。字元驅動器WD係由NAND電路與反相器電路INV構成，被輸入來自解碼電路ADEC之解碼信號與存取許可信號EN。
檢測連續讀出之電路SRD，係由位址緩衝器ABUF與比較電路COMP構成，位址緩衝器ABUF保存每一週期位址ADD，於次一週期輸出至ABUF_OUT，於比較電路COMP與次一週期之位址ADD比較，結果作為存取許可信號EN輸出。
以圖16說明其動作。寫入係和圖7之方法相同，因此僅說明讀出。於記憶格CELL00寫入資料"1"，於記憶格CELL11寫入資料"0"，首先，於週期READ0讀出CELL00之資料。
位址ADD被改變，選擇字元線WL0與控制信號YSR0，該位址保存於位址緩衝器ABUF。使預充電控制信號PC0由"H"變為"L"，將位元線BL0預充電至讀出用電壓Vread。又，同時使控制信號PC_AMP由"H"變為"L"，感測放大器電路SA之內部節點亦被預充電。之後，使控制信號PC0由"L"變為"H"，由位元線BL0經由記憶格CELL00使電流流向接地電位。記憶格CELL00之記憶元件為設定狀態，電阻例如為1k Ω~10k Ω，因此位元線之電壓較快降低，成為小於參考電壓VREF。之後，使感測放大器活化信號SA_EN由"L"變為"H"，放大位元線BL0與參考電壓VREF之電位差。結果，於資料匯流排RDATA0被輸出"1"。
本動作中，不進行讀出之位元線BL1保持接地電位之狀態，又，不進行讀出之字元線WL1亦保持接地電位之狀態。結果，僅進行讀出之記憶格CELL00之記憶元件流入電流，關於不進行讀出之記憶格，除未被選擇之字元線所連接之格以外，即使是選擇之字元線WL0連接之記憶格CELL01，電流亦不會流入該記憶元件，不會有劣化問題。
於次一週期READ1進行同一位址之讀出。於比較電路COMP比較前一週期之位址ABUF_OUT之值與新位址ADD之值，此情況下，因為一致而設定存取許可信號EN為"L"，字元線WL與控制信號YSR均設為非選擇狀態。又，位元線亦不施予預充電。感測放大器活化信號SA_EN設為"H"，保持輸出前一資料之狀態。因此，於全部記憶格不流入電流情況下，可輸出資料，可防止記憶元件之值之破壞。
於次一週期READ2由記憶格CELL11讀出資料"0"。變化位址ADD，該位址ADD保存於位址緩衝器ABUF。於比較電路COMP比較前一週期之位址ABUF_OUT之值與新位址ADD之值，此情況下，因為不一致而設定存取許可信號EN為"H"，字元線WL1與控制信號YSR1被選擇。又，預充電控制信號PC0由"H"變為"L"，將位元線BL1預充電至讀出用電壓Vread。又，同時設定感測放大器活化信號SA_EN為"L"，控制信號PC_AMP亦由"H"變為"L"，感測放大器電路SA之內部節點亦被預充電。之後，控制信號PC1由"L"變為"H"，由位元線BL0經由記憶格CELL11使電流流向接地電位。記憶格CELL11之記憶元件為重置狀態，電阻例如為100k Ω~1M Ω，位元線之電壓幾乎不變，保持大於參考電壓VREF。之後，使感測放大器活化信號SA_EN由"L"變為"H"，放大位元線BL1與參考電壓VREF之電位差。結果，於資料匯流排RDATA0被輸出"0"。
藉由上述動作則僅進行讀出之記憶格之記憶元件流通電流，記憶元件之值之破壞可設為最小限。又，連續存取同一元件時，實際上不必流通電流於元件，因此可防止記憶元件之值之破壞。
本實施形態中，於感測放大器電路SA保存資料予以輸出，但亦可於閂鎖器電路保持資料。又，降低字元線WL之信號等的內部信號，較好是由時脈之接通予以作成，俾於頻率改變時亦成為一定。依此則，於降低頻率時，更能抑制發熱，更能提升信賴性。
又，藉由具有多數位址緩衝器ABUF，依順序使用，則更能減少實際之各畫素之灰階之存取數。
(錯誤訂正電路)
讀出引起之發熱或溫度接通而導致重置元件(非晶質狀態)被設定化(結晶狀態)之資料破壞於相同位址發生1位元時，其他記憶格被之可能性變高。於此，讀出時藉由錯誤訂正電路ECC檢測出1位元之錯誤之情況下，再度重寫全部資料乃有效者。以下說明其之詳細。
圖17為本實施形態之圖。除一部分以外均同圖3，僅說明不同之部分。讀出資料RDATA接於錯誤訂正電路ECC，又，錯誤訂正電路ECC亦連接於寫入資料WDATA。由錯誤訂正電路ECC輸出錯誤檢測信號ERR_DET，於記憶格陣列MEM_ARY，除通常之記憶格以外另具有奇偶位元。
以圖18說明其動作。通常之寫入係和圖6之方法相同，因此僅說明讀出。於記憶格CELL00寫入資料"0"，於記憶格CELL11寫入資料"0"，CELL00之資料被讀出。
位址ADD被改變，選擇字元線WL0與控制信號YSR0。使預充電控制信號PC0由"H"變為"L"，將位元線BL0預充電至讀出用電壓Vread。又，同時使控制信號PC_AMP由"H"變為"L"，感測放大器電路SA之內部節點亦被預充電。之後，使控制信號PC0由"L"變為"H"，由位元線BL0經由記憶格CELL00使電流流向接地電位。記憶格CELL00之記憶元件為重置狀態，電阻例如為100k Ω~1M Ω，但是，因劣化使電阻降至100k Ω以下，位元線之電壓較快降低，成為小於參考電壓VREF。之後，使感測放大器活化信號SA_EN由"L"變為"H"，放大位元線BL0與參考電壓VREF之電位差。結果，於資料匯流排RDATA0被輸出"1"。
讀出之資料於錯誤訂正電路ECC被正確訂正，當錯誤發生時，錯誤檢測信號ERR_DET成為"H"，僅於同一位址被寫入資料"0"之記憶格再度進行寫入。
控制信號YSW0被選擇，欲寫入資料"0"，因而對位元線供給電壓Vreset，記憶元件施加重置用之足夠時間電壓後，將字元線WL0設為OFF，結束寫入動作。
本發明人發現，於相變化記憶體中，在電源投入或切斷時之雜訊或同一記憶格連續讀出所導致流入記憶元件之電流引起之熱應力，雖會引起重置為非晶質狀態之元件變為結晶狀態之資料破壞，但是卻不會發生反之使設定為結晶狀態之元件變為非晶質狀態之情況。亦即，通常僅發生重置元件變為設定狀態之破壞，因此錯誤檢測後之寫入僅重置(資料"0"之寫入)即可。和設定時間或讀出時間比較，重置時間較短，因此於讀出動作之後進行，通成對週期不影響，可隱藏於同一讀出週期。
又，電源接通時一度讀出資料再度寫回資料則更能有效提升信賴性。又，此時，刻意縮小餘裕度進行讀出時，在劣化程度較少時可檢測出資料破壞，因此有效。縮小餘裕度進行讀出時，可延遲活化信號SA_EN之時序。依此則，可檢測出重置狀態之元件之電阻，又，藉由提升感測放大器之參考電壓VREF之電壓，可縮小餘裕度進行讀出。
在不脫離本發明要旨情況下可做各種變更實施。例如，取代相變化元件，使用依電流重寫記憶資訊之記憶元件的記憶裝置亦特別有效。
(發明效果)
依本發明可撓性基板實現高信賴性之記憶體。
ARRAY．．．記憶體陣列
WL．．．字元線
BL．．．位元線
CELL．．．記憶格
MN．．．N通道型MOS電晶體
AMP．．．放大器電路
ADEC．．．解碼電路
PRV‧‧‧控制信號
MEM_ARY‧‧‧記憶體陣列
PSreset‧‧‧供給重置用電源的電源電路
PSset‧‧‧供給設定用電源的電源電路
PSread‧‧‧供給讀出用電源的電源電路
Vreset‧‧‧重置電壓
Vset‧‧‧設定電壓
Vread‧‧‧讀出用電壓
Creset‧‧‧活化信號
Cset‧‧‧活化信號
Creadt‧‧‧活化信號
PRVNT‧‧‧電源電壓檢測電路
VDD‧‧‧電源電壓
N‧‧‧節點
PCM‧‧‧記憶元件
WD‧‧‧字元驅動器電路
WD_ARY‧‧‧字元驅動器陣列
MP‧‧‧P通道型MOS電晶體
XADD‧‧‧位址
PCR‧‧‧讀出用預充電電路
PC_ARY‧‧‧預充電電路陣列
YS‧‧‧列選擇電路
YS_ARY‧‧‧列選擇電路陣列
YSR‧‧‧控制信號
SA‧‧‧感測放大器電路
YSW‧‧‧控制信號
SA_EN‧‧‧活化信號
RDATA‧‧‧資料匯流排
WA‧‧‧寫入放大器電路
WDATA‧‧‧資料匯流排
WA_CONT‧‧‧控制信號
AMP_ARY‧‧‧放大器陣列
INV‧‧‧反相器電路
PC_AMP‧‧‧控制信號
YS_AMP‧‧‧控制信號
VREF‧‧‧參考電壓
PR_CONT‧‧‧控制電路
C0‧‧‧容量
INVS‧‧‧控制信號
SETEND‧‧‧設定結束信號
RESETEND‧‧‧重置結束信號
CP‧‧‧充電泵電路
OSC‧‧‧環型振盪器
Vref‧‧‧基準電壓產生電路
CMP0‧‧‧比較電路
VDDQ‧‧‧IO電壓
SL‧‧‧源極線
PRV_ARY‧‧‧控制陣列
IC．．．系統LSI
IO．．．輸出入電路
CPU．．．中央處理裝置
MEM_MOD．．．記憶體模組
MEM_CNT．．．記憶體控制電路
PSU．．．電源電路
WE．．．寫入許可信號
RE．．．讀出許可信號
READY．．．存取可能信號
TIMER_SET．．．計測設定時間的電路
TIMER_RESET．．．計測重置時間的電路
圖1為本發明適用之電路圖。
圖2為圖1之電路之動作波形圖。
圖3為圖1之記憶體陣列之詳細圖。
圖4為圖3之記憶體陣列使用之記憶格之電路圖。
圖5為圖1之電源電壓ON檢測電路之詳細圖。
圖6為圖1之電源電壓ON檢測電路之詳細圖。
圖7為圖3之記憶體陣列之動作波形圖。
圖8為圖3之記憶體陣列之另一動作波形圖。
圖9為圖1使用之電源電路之電路圖。
圖10為電源電路之圖案之整合之圖。
圖11為圖3之記憶體陣列之另一實施形態之電路圖。
圖12為系統LSI使用時之實施形態之方塊圖。
圖13為圖12之系統LSI之另一實施形態之電路圖。
圖14為圖3之記憶體陣列之另一實施形態之電路圖。
圖15為圖3之記憶體陣列之另一實施形態之電路圖。
圖16為圖15之記憶體陣列之動作波形圖。
圖17為圖3之記憶體陣列之另一實施形態之電路圖。
圖18為圖17之記憶體陣列之動作波形圖。
ARRAY．．．記憶體陣列
WL．．．字元線
BL．．．位元線
CELL．．．記憶格
MN．．．N通道型MOS電晶體
AMP．．．放大器電路
ADEC．．．解碼電路
PRV．．．控制信號
PSreset．．．供給重置用電源的電源電路
PSset．．．供給設定用電源的電源電路
PSread．．．供給讀出用電源的電源電路
Vreset．．．重置電壓
Vset．．．設定電壓
Vread．．．讀出用電壓
Creset．．．活化信號
Cset．．．活化信號
Creadt．．．活化信號
PRVNT．．．電源電壓檢測電路
VDD．．．電源電壓

Claims (17)

  1. 一種半導體裝置，係具有：電源供給端子；記憶體陣列，其包含延伸於第1方向之多數字元線，延伸於和上述多數字元線交叉的第2方向之多數位元線，及配置於上述多數字元線與上述多數位元線之交叉點的多數記憶格；多數字元驅動器電路，連接於上述多數字元線之各個；多數讀出電路與寫入電路，連接於上述多數位元線；及多數電源電路，用於轉換上述電源供給端子被供給之電源並供給至內部電路；其特徵為：具有檢測電源電位變動的電路；上述多數記憶格之各個，係對應於上述多數位元線之中之1條具有互相被串接的選擇元件與記憶元件，上述選擇元件之控制電極被連接於上述多數字元線之中對應之1條而構成；上述記憶元件為，依電阻值之變化而記憶資料，藉由流通電流而可重寫資訊者；藉由上述檢測電源電位變動之電路，當檢測出電源電位之變動時，藉由上述字元線將上述選擇元件設為非選擇者；於上述字元線，係連接著將該字元線強制設為接地電 位的電晶體。
  2. 如申請專利範圍第1項之半導體裝置，其中上述檢測電源電位變動之電路，係以電源投入上述電源供給端子作為電源電位之變動予以檢測出，藉由上述字元線將上述選擇元件設為非選擇而遮斷對上述記憶元件之電流路徑。
  3. 如申請專利範圍第1項之半導體裝置，其中上述檢測電源電位變動之電路，係檢測出上述電源供給端子之電位成為特定電位以下，藉由上述字元線將上述選擇元件設為非選擇而遮斷對上述記憶元件之電流路徑。
  4. 如申請專利範圍第1項之半導體裝置，其中上述多數電源電路，係包含對上述記憶格之資料寫入用的電壓產生電路。
  5. 如申請專利範圍第1項之半導體裝置，其中上述多數電源電路之各個，係具有：第1電源電路，產生第1電壓用於對上述記憶元件寫入第1位準之資料；第2電源電路，產生第2電壓用於對上述記憶元件寫入第2位準之資料；及第3電源電路，產生第3電壓用於讀出上述記憶元記憶之資料；上述第2電壓，係小於上述第1電壓，大於上述第3電壓。
  6. 如申請專利範圍第1項之半導體裝置，其中施加於上述電源供給端子之第1電源電壓，係用於對上述記憶元件寫入第1位準之資料； 上述多數電源電路之各個，係具有：第2電源電路，產生第2電壓用於對上述記憶元件寫入第2位準之資料；及第3電源電路，產生第3電壓用於讀出上述記憶元記憶之資料；上述第2電壓，係小於上述第1電壓，大於上述第3電壓。
  7. 如申請專利範圍第1項之半導體裝置，其中上述選擇元件為n通道MOS電晶體。
  8. 如申請專利範圍第1項之半導體裝置，其中上述記憶元件為相變化元件。
  9. 一種半導體裝置，係具有：電源供給端子；記憶體陣列，其包含多數位元線，及配置於上述多數位元線上的多數記憶格；多數讀出電路與寫入電路，連接於上述多數位元線；及多數電源電路，用於轉換上述電源供給端子被供給之電源而供給至內部電路；其特徵為：具有檢測電源電位變動的電路；上述多數記憶格之各個，係具有在上述多數位元線之中對應之1條與源極之間被連接的記憶元件；上述記憶元件為，和電阻值對應而記憶資訊，藉由流通電流而可重寫資訊者；藉由上述檢測電源電位變動之電路，當檢測出電源電 位之變動時，設定上述位元線與上述源極線成為等電位者；於和上述位元線呈交叉的字元線，係連接著將該字元線強制設為接地電位的電晶體。
  10. 如申請專利範圍第9項之半導體裝置，其中另具有：多數字元線，其和上述多數位元線呈交叉；上述的多數記憶格被配置於上述多數位元線與上述多數字元線之交叉點；上述多數記憶格之各個，係另具有選擇元件；上述選擇元件與上述記憶元件，係串接於上述多數位元線之中對應之1條與源極之間。
  11. 如申請專利範圍第9項之半導體裝置，其中上述檢測電源電位變動之電路，係以電源投入上述電源供給端子作為電源電位之變動予以檢測出，設定上述位元線與上述源極線成為等電位。
  12. 如申請專利範圍第9項之半導體裝置，其中上述檢測電源電位變動之電路，係檢測出上述電源供給端子之電位成為特定電位以下，設定上述位元線與上述源極線成為等電位。
  13. 如申請專利範圍第9項之半導體裝置，其中上述多數電源電路，係包含對上述記憶格之資料寫入用的電壓產生電路。
  14. 如申請專利範圍第9項之半導體裝置，其中具有：第1電源電路，產生第1電壓用於對上述記憶 元件寫入第1位準之資料；第2電源電路，產生第2電壓用於對上述記憶元件寫入第2位準之資料；及第3電源電路，產生第3電壓用於讀出上述記憶元記憶之資料；上述第2電壓，係小於上述第1電壓，大於上述第3電壓。
  15. 如申請專利範圍第9項之半導體裝置，其中施加於上述電源供給端子之第1電源電壓，係用於對上述記憶元件寫入第1位準之資料；上述多數電源電路之各個，係具有：第2電源電路，產生第2電源電壓用於對上述記憶元件寫入第2位準之資料；及第3電源電路，產生第3電源電壓用於讀出上述記憶元件記憶之資料；上述第2電壓，係小於上述第1電源電壓，大於上述第3電壓。
  16. 如申請專利範圍第9項之半導體裝置，其中上述選擇元件為n通道MOS電晶體。
  17. 如申請專利範圍第9項之半導體裝置，其中上述記憶元件為相變化元件。
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