JP2012027977A - 半導体装置 - Google Patents

Abstract

【課題】メモリ機能の動作範囲を拡大する。
【解決手段】メモリセルは、保持するデータに対応してビット線の電位をプリチャージ電位から放電電位へ変化させる。センスアンプ回路２１は、プリチャージ回路（ＭＰ１２に対応）でビット線（ＧＢＬに対応）をプリチャージし、出力回路（ＭＮ１１、ＭＰ１４に対応）でビット線の電位に連動する判定点の電位と判定閾値とを比較し比較結果を出力し、プリチャージ時における判定点の電位を判定閾値に対応して設定する。容量素子（Ｃ１）は、ビット線と出力回路の入力端との間を接続する。電位設定回路（ＭＮ１２、ＭＰ１３、ＭＰ１５、ＭＰ１６に対応）は、ビット線のプリチャージ時において、判定点となる出力回路の入力端を、ビット線のプリチャージ電圧と判定閾値との間の所定電位に設定可能とする。
【選択図】図２

Description

本発明は、半導体装置に関し、特に抵抗変化型のメモリを備える半導体装置に関する。

抵抗変化型のメモリの一例として、相変化メモリは、カルコゲナイド系材料（Ｇｅ、Ｓｂ、Ｔｅ）に電気的に発生する熱を加えることによって、アモルファス状態と結晶化状態とを遷移する性質を用いて記憶する素子である。相変化メモリで構成されるセルにおいて、電流によるジュール熱で相変化を起こして書き込みを行う場合、低抵抗状態（セット状態、結晶状態）から高抵抗状態（リセット状態、アモルファス状態）に遷移させる場合には、大きな電流を短時間流す。また、逆に高抵抗状態（リセット状態、アモルファス状態）から低抵抗状態（セット状態、結晶状態）に遷移させる場合は、比較的少ない電流を長時間流す必要がある。これに対し、読み出しを行う場合には、書き込みの場合に比べてより小さな電流を流せばよい。

このような相変化メモリを備える半導体装置が特許文献１において開示されている。この半導体装置は、複数のビット線から選択した一本をセンスアンプ側ビット線に接続し、センスアンプ側ビット線を所望のレベルにプリチャージするビット線セレクタを備える。また、センスアンプ側ビット線の信号を増幅出力するセンスアンプを備える。このセンスアンプは、一旦プリチャージしたセンスアンプ側ビット線の電位がビット線を介して、相変化メモリの状態（高抵抗／低抵抗）に応じて低下することを検知し、その電位がリファレンスレベルよりも大きいか小さいかによってデータを判別している。

特開２０１０−４９７９２号公報

以下の分析は本発明において与えられる。

特許文献１において、プリチャージトランジスタがメモリアレー側のビット線とセンスアンプ側ビット線を所望の期間、所望のレベルにプリチャージするプリチャージトランジスタが配置される旨が記載されている（段落００３９）。センスアンプは、リード時においてセンスアンプ側ビット線のレベルとレファレンスレベルＶＲＥＦとを比べて、比較結果を出力するように動作する。プリチャージ電位をＶＲとし、プリチャージトランジスタが閾値Ｖｔを有するＮＭＯＳトランジスタとすれば、センスアンプ側ビット線のプリチャージ電位Ｖｐｒｅは、以下のように表される。
Ｖｐｒｅ＝（ＶＲ−Ｖｔ）

メモリセルの高抵抗、低抵抗時の其々の電位降下をΔＶ１、ΔＶ２とするならば、センスアンプは、
（ＶＲ−Ｖｔ）−ΔＶ１＞ＶＲＥＦの場合、Ｈレベル
（ＶＲ−Ｖｔ）−ΔＶ２＜ＶＲＥＦの場合、Ｌレベル
を検知することで、読み出すデータのＨ／Ｌを区別する。しかし、不等号の向きが両者共同じ向きになるような条件下では、データのＨ／Ｌを区別できなくなるため、そもそもメモリとしての機能を果たすことができない。

ところで、ＭＯＳトランジスタのＶｔは、所謂ＰＶＴ（Ｐｒｏｃｅｓｓ，Ｖｏｌｔａｇｅ，Ｔｅｍｐｅｒａｔｕｒｅ）依存があり、ＭＯＳトランジスタの動作環境によって変化することが知られている。従って、前述の式中のＶｔは、一定値ではなく動作環境によって変動し、変動が大きいと、不等号の向きが△Ｖ１、ΔＶ２に関わらず同じ向きとなってしまい、データのＨ／Ｌを区別できずにメモリとしての機能を失う虞がある。

本願発明者は、以上のような課題に対応するには、ビット線のプリチャージにおいてＶｔの変化分を考慮した構成とすることで動作環境の変動に対応することが可能であると考え、本発明の創案に至った。

本発明の１つのアスペクト（側面）に係る半導体装置は、ビット線と、ビット線の電位を、保持するデータに対応してプリチャージされた電位から放電した電位へ変化させるメモリセルと、ビット線をプリチャージし、ビット線の電位に連動する判定点の電位と判定閾値との比較結果に対応した出力データを出力するセンスアンプと、を備え、センスアンプは、プリチャージ時における判定点の電位を判定閾値に対応して設定する機能を有する。

本発明の他のアスペクト（側面）に係る半導体装置は、抵抗変化型素子を含んで構成されるメモリセルをマトリクス状に配置したメモリセルアレイと、メモリセルアレイの列方向に複数のメモリセルの一端を共通に接続するビット線と、ビット線をプリチャージし、プリチャージ終了後の所定期間経過時において、メモリセルの状態によって変動したビット線の電位に連動する判定点の電位を判定し、判定点の電位が判定閾値以上であるか否かを表す出力データを出力するセンスアンプと、を備え、センスアンプは、ビット線をプリチャージした場合における判定点の電位を判定閾値に対応して設定する機能を有する。

本発明によれば、半導体装置の動作環境の変動で判定閾値が変化した場合であってもプリチャージ電位が追従し、メモリ機能の動作範囲を拡大することが可能となる。

本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。 本発明の第１の実施例に係るセンスアンプの回路図である。 本発明の第１の実施例に係る容量素子の回路図である。 本発明の第１の実施例に係る半導体装置の動作を表すタイミングチャートである。 本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。 本発明の第２の実施例に係るセンスアンプの回路図である。 本発明の第２の実施例に係る半導体装置の動作を表すタイミングチャートである。

本発明の一実施形態に係る半導体装置は、ビット線（図１のＬＢＬおよびＧＢＬに対応）と、ビット線の電位を、保持するデータに対応してプリチャージされた電位から放電した電位へ変化させるメモリセル（図１のＰＣ）と、ビット線をプリチャージし、ビット線の電位に連動する判定点の電位と判定閾値との比較結果に対応した出力データを出力するセンスアンプ（図１の２１）と、を備え、センスアンプは、プリチャージ時における判定点の電位を判定閾値に対応して設定する機能を有する。

本発明の他の実施形態に係る半導体装置は、抵抗変化型素子（図１のＲＰに相当）を含んで構成されるメモリセル（図１のＰＣ）をマトリクス状に配置したメモリセルアレイと、メモリセルアレイの列方向に複数のメモリセルの一端を共通に接続するビット線（図１のＬＢＬおよびＧＢＬの対応）と、ビット線をプリチャージし、プリチャージ終了後の所定期間経過時において、メモリセルの状態によって変動したビット線の電位に連動する判定点の電位を判定し、判定点の電位が判定閾値以上であるか否かを表す出力データを出力するセンスアンプ（図１の２１）と、を備え、センスアンプは、ビット線をプリチャージした場合における判定点の電位を判定閾値に対応して設定する機能を有する。

半導体装置において、センスアンプは、ビット線（図２のＧＢＬに対応）をプリチャージするプリチャージ回路（図２のＭＰ１２に対応）と、プリチャージ終了後の所定期間経過時における出力データを出力する出力回路（図２のＭＮ１１、ＭＰ１４に対応）と、ビット線と出力回路の入力端との間を接続する容量素子（図２のＣ１）と、ビット線のプリチャージ時において、ビット線のプリチャージ電圧と判定閾値との間の所定電位に出力回路の入力端を設定可能とする電位設定回路（図２のＭＮ１２、ＭＰ１３、ＭＰ１５、ＭＰ１６に対応）と、を備え、判定点は、容量素子の一端が接続される出力回路の入力端であってもよい。

半導体装置において、判定閾値は、出力回路の入力端における論理閾値であってもよい。

半導体装置において、出力回路は、出力用ＣＭＯＳインバータ回路（図２のＭＮ１１、ＭＰ１４に対応）を含み、出力回路の入力端が出力用ＣＭＯＳインバータ回路の入力端であってもよい。

半導体装置において、電位設定回路は、ビット線のプリチャージ時においてオンとされ、所定電位を出力回路の入力端に供給可能とし、ビット線のプリチャージ終了後にオフとされるスイッチ回路（図２のＭＰ１３に対応）を含んでいてもよい。

半導体装置において、電位設定回路は、出力端から所定電位を出力すると共に入力端と出力端を接続した設定用ＣＭＯＳインバータ回路（図２のＭＮ１２、ＭＰ１５に対応）を備え、出力用ＣＭＯＳインバータ回路におけるＰＭＯＳトランジスタ（図２のＭＰ１４）のサイズに対する出力用ＣＭＯＳインバータ回路におけるＮＭＯＳトランジスタ（図２のＭＮ１１）のサイズ比が、設定用ＣＭＯＳインバータ回路におけるＰＭＯＳトランジスタ（図２のＭＰ１５）のサイズに対する出力用ＣＭＯＳインバータ回路におけるＮＭＯＳトランジスタ（図２のＭＮ１２）のサイズ比よりも小さく構成されるようにしてもよい。

半導体装置において、出力回路は、出力用ＣＭＯＳインバータ回路の接地側と接地間に並列接続される第１および第２のＮＭＯＳトランジスタ（図６のＭＮ１４、ＭＮ１５）を備え、第１のＮＭＯＳトランジスタのゲートは、出力用ＣＭＯＳインバータ回路の入力端に接続され、第２のＮＭＯＳトランジスタは、ビット線のプリチャージ時においてオフとされ、電位設定回路は、ビット線のプリチャージ時において入力端と出力端とを短絡して入力端を所定電位とする出力用ＣＭＯＳインバータ回路として構成されるようにしてもよい。

半導体装置において、容量素子は、ＭＯＳトランジスタのゲートと拡散層間の容量によって構成されるようにしてもよい。

以上のような半導体装置によれば、センスアンプ回路において、プリチャージ時における判定点の電位を判定閾値に対応して設定するので、半導体装置の動作環境の変動で判定閾値が変化した場合であってもプリチャージ電位が追従し、メモリ機能の動作範囲を拡大することが可能となる。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体装置は、ＸデコーダＸｄｅｃ、ＹデコーダＹｄｅｃ、サブワード部ＳＷＤＢＬＫ、レベルシフト回路１３、アンプ部ＡＭＰＢＬＫ、スイッチ部ＳＷＴＢＬＫ、メモリセルＰＣを備える。メモリセルＰＣは、スイッチ部ＳＷＴＢＬＫで駆動されるローカルビット線ＬＢＬとサブワード部ＳＷＤＢＬＫで駆動されるサブワード線ＳＷＬとのそれぞれの交点にマトリクス状に配置される。

図１において、ＸデコーダＸｄｅｃは、行アドレス信号Ｘａｄを入力してデコードし、信号ＳＷＥＮＴｊ（ｊ＝０〜ｍ）をレベルシフト回路１３に、活性化信号ＳＡＥＮ、信号ＳＬＤＩＮＴ、信号ＲｏｗＳＥＬＥＢ、プリチャージ信号ＰＣＢをアンプ部ＡＭＰＢＬＫに、信号ＳＷＴｉ（ｉ＝０〜ｎ）をスイッチ部ＳＷＴＢＬＫに、メインワード線信号ＭＷＬｉ（ｉ＝０〜ｑ）をサブワード部ＳＷＤＢＬＫに出力する。

ＹデコーダＹｄｅｃは、列アドレス信号Ｙａｄを入力してデコードし、信号ＷＲＴＢをレベルシフト回路１３に、リセット信号ＲＳＴＥＮ、セット信号ＳＴＥＮ、信号ＤＩＮＢ、信号ＤＯＵＴＢをアンプ部ＡＭＰＢＬＫに出力する。また、アンプ部ＡＭＰＢＬＫから信号ＤＱ、ＤＱＢを入力する。

メモリセルＰＣは、ローカルビット線（ｌｏｃａｌ ｂｉｔ ｌｉｎｅ）ＬＢＬとグランド端子（接地）との間に、直列接続される相変化素子ＲＰ及びメモリセルトランジスタＭＮ０を含む。メモリセルトランジスタＭＮ０は、ゲート（制御電極）をサブワード線（ｓｕｂ ｗｏｒｄ ｌｉｎｅ）ＳＷＬに接続し、ソースを接地し、ドレインを相変化素子ＲＰを介してローカルビット線ＬＢＬに接続する。

サブワード部ＳＷＤＢＬＫは、サブワード線駆動回路ＳＷＤｉｊ（ｉ＝０〜ｑ、ｊ＝０〜ｍ）を備える。サブワード線駆動回路ＳＷＤｉｊは、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１を備える。ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１は、ゲートを共通にメインワード線信号ＭＷＬｉに接続する。ＮＭＯＳトランジスタＭＮ１は、ソースを接地し、ドレインをサブワード線ＳＷＬに接続する。ＰＭＯＳトランジスタＭＰ１は、ソースにサブワード選択線信号ＦＸＴｊを与え、ドレインをサブワード線ＳＷＬに接続する。ＮＭＯＳトランジスタＭＮ２は、ソースを接地し、ドレインをサブワード線ＳＷＬに接続し、ゲートにサブワード選択線信号ＦＸＢｊを与える。

このような構成のサブワード部ＳＷＤＢＬＫは、行アドレス信号Ｘａｄの一部をデコードしたメインワード線信号ＭＷＬｉ（ｉ＝０〜ｑ）及びサブワード選択線信号ＦＸＴｊ（ｊ＝０〜ｍ）、ＦＸＢｊを入力としてサブワード線信号ＳＷＬを出力する。ここで、サブワード線ＳＷＬの電位は、レベルシフト回路１３によって、ＶＰＰあるいはＶＰＳとなるように制御される。

図１において、スイッチ部ＳＷＴＢＬＫは、複数のローカルビット線ＬＢＬとグローバルビット線（ｇｌｏｂａｌ ｂｉｔ ｌｉｎｅ）ＧＢＬとを接続するためのスイッチ素子ＳＴｉ（ｉ＝０〜ｎ）で構成され、スイッチ素子ＳＴｉの一端はグローバルビット線ＧＢＬに接続され、他端はローカルビット線ＬＢＬに接続される。スイッチ素子ＳＴｉは、行アドレス信号Ｘａｄの一部をデコードした信号ＳＷＴｉに応じて開閉が制御される。

アンプ部ＡＭＰＢＬＫは、グローバルビット線ＧＢＬからのデータの読み出し／書き込みを行う。アンプ部ＡＭＰＢＬＫは、リードデータの読み出し及び増幅を行うセンスアンプ回路（Ｓｅｎｓｅ Ａｍｐ）２１と、相変化メモリの書き込みデータを制御するライトドライバ回路（Ｗｒｉｔｅ Ｄｒｉｖｅｒ）２２と、相変化メモリの読み出し／書き込みデータを保持するライトリードラッチ回路（ＷＲラッチ）２３とを含む。

センスアンプ回路２１は、プリチャージ信号ＰＣＢがアクティブとなった場合にグローバルビット線ＧＢＬをプリチャージすると共に内部の判定点の電位を所望の値に設定する。また、センスアンプ回路２１は、活性化信号ＳＡＥＮがアクティブとなった場合に、グローバルビット線ＧＢＬからのデータを増幅して信号ＳＡＬＤ、ＳＡＬＤＢとしてライトリードラッチ回路２３に出力する。なお、活性化信号ＳＡＥＮは、行アドレス信号Ｘａｄに対応して活性化される。

ライトドライバ回路２２は、選択対象となる相変化素子ＲＰをリセット状態とする時（／ＤＱ＝Ｈに対応）には、リセット信号ＲＳＴＥＮをＨとし、セット信号ＳＴＥＮをＬとし、グローバルビット線ＧＢＬにＶＰＰを供給する。一方、相変化素子ＲＰをセット状態とする時（ＤＱ＝Ｈに対応）には、セット信号ＳＴＥＮをＨとし、リセット信号ＲＳＴＥＮをＬとし、グローバルビット線ＧＢＬにＶＰＳを供給する。つまり、相変化素子ＲＰをリセット状態とする際には高い電圧であるＶＰＰを供給し、相変化素子ＲＰをセット状態とする際にはそれよりも低い電圧であるＶＰＳを供給するように構成される。また、ＶＰＰ、ＶＰＳそれぞれの供給時間（パルス幅）は、リセット信号ＲＳＴＥＮ及びセット信号ＳＴＥＮの活性化時間に対応している。

ライトリードラッチ回路２３は、行アドレス信号Ｘａｄの一部を其々デコードした信号ＳＬＤＩＮＴ＝Ｈ、ＲｏｗＳＥＬＥＢ＝Ｌとなって其々活性状態（選択状態）をとるとき、センスアンプ回路２１から読み出された相補のデータである信号ＳＡＬＤ、ＳＡＬＤＢは、信号ＤＱＬ、ＤＱＢＬとしてラッチ回路にラッチされる。そして、リードモードとなった時にＤＯＵＴＢ＝Ｌ、ＤＩＮＢ＝Ｈとなり、それに応じて、ラッチされたデータが其々信号ＤＱ、ＤＱＢとして読み出される。

一方、ライトモードとなった時には、ＤＯＵＴＢ＝Ｈ、ＤＩＮＢ＝Ｌとなり、信号ＤＱ、ＤＱＢが其々ラッチ回路に上書きされる。ライトモードの時には、ライトドライバ回路２２が相変化素子ＲＰにデータを書き込むと共に、ライトリードラッチ回路２３のデータも書き換える。このように動作することで、ライトモードに続いてリードモードが到来した場合には、相変化素子ＲＰに再度アクセスすることなくライトリードラッチ回路２３からデータを読み出すことが可能となる。

以下、本発明の主要部であるセンスアンプについて詳しく説明する。ここで、本発明は、リードモードに係る発明であり、以下、リード動作に関連した内容についてのみ説明する。図２は、本発明の第１の実施例に係るセンスアンプの回路図である。センスアンプ回路２１は、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１６、容量素子Ｃ１、インバータ回路ＩＮＶ１、ＩＮＶ２を備える。

ＰＭＯＳトランジスタＭＰ１１は、ソースを電源ＶＣＣに接続し、ドレインをグローバルビット線ＧＢＬに接続し、ゲートに活性化信号ＳＡＥＮが供給され、活性化信号ＳＡＥＮがＬレベルとなった場合にグローバルビット線ＧＢＬに対し電源ＶＣＣから電流を流す。この電流は、メモリセルＰＣがリセット状態、すなわち高抵抗を示す状態のときにグローバルビット線ＧＢＬの電位が低下しない程度の電流とする。

ＰＭＯＳトランジスタＭＰ１２は、ソースを電源ＶＣＣに接続し、ドレインをグローバルビット線ＧＢＬに接続し、ゲートにプリチャージ信号ＰＣＢが供給され、プリチャージ信号ＰＣＢがＬレベルとなった場合にグローバルビット線ＧＢＬを電源ＶＣＣの電位にプリチャージする。

容量素子Ｃ１は、グローバルビット線ＧＢＬと端子ＳＡＩＮ間に接続される。図３は、本発明の第１の実施例に係る容量素子の回路図である。容量素子Ｃ１は、ＭＯＳトランジスタのチャネルを形成してカップリング容量を構成する。より具体的には、図３（Ａ）に示すように、バックゲートを接地し、ゲートをビット線ＧＢＬに接続し、ソースとドレインを共通に端子ＳＡＩＮに接続し、例えば閾値Ｖｔｈを−２〜−３Ｖ程度にしたデプレッション型ＮＭＯＳで構成される。また、図３（Ｂ）に示すように、ゲートを端子ＳＡＩＮに接続し、ソースとドレインとバックゲートを共通にビット線ＧＢＬに接続し、例えば閾値Ｖｔｈを０Ｖ程度にした低ＶｔｈのＰＭＯＳトランジスタで構成してもよい。

ＰＭＯＳトランジスタＭＰ１３は、ドレインを端子ＳＡＩＮに接続し、ソースを端子ＶＰＣに接続し、ゲートにプリチャージ信号ＰＣＢが供給され、プリチャージ信号ＰＣＢがＬレベルとなった場合に、内部の判定点である端子ＳＡＩＮの電位を端子ＶＰＣの電位にプリチャージする。

ＰＭＯＳトランジスタＭＰ１４は、ソースを電源ＶＣＣに接続し、ドレインを端子ＳＡＯＵＴに接続し、ゲートを端子ＳＡＩＮに接続する。ＮＭＯＳトランジスタＭＮ１１は、ソースを接地し、ドレインを端子ＳＡＯＵＴに接続し、ゲートを端子ＳＡＩＮに接続し、ＰＭＯＳトランジスタＭＰ１４とセンスインバータを構成する。センスインバータは、端子ＳＡＩＮの電位が論理閾値よりも大きい場合にはＬレベルを端子ＳＡＯＵＴに出力し、論理閾値よりも小さい場合にはＨレベルを端子ＳＡＯＵＴに出力する増幅回路である。

センスインバータの出力である端子ＳＡＯＵＴは、インバータ回路ＩＮＶ１を介して信号ＳＡＬＤを出力し、インバータ回路ＩＮＶ１、ＩＮＶ２を介して信号ＳＡＬＤと逆相の信号ＳＡＬＤＢを出力する。

ＰＭＯＳトランジスタＭＰ１６は、ソースを電源ＶＣＣに接続し、ドレインをＰＭＯＳトランジスタＭＰ１５のソースに接続し、ゲートに活性化信号ＳＡＥＮが供給され、活性化信号ＳＡＥＮがＬレベルとなる場合にＰＭＯＳトランジスタＭＰ１５、ＮＭＯＳトランジスタＭＮ１２を活性化する。ＰＭＯＳトランジスタＭＰ１５は、ドレインおよびゲートを端子ＶＰＣに接続する。ＮＭＯＳトランジスタＭＮ１２は、ソースを接地し、ドレインおよびゲートを端子ＶＰＣに接続する。ＰＭＯＳトランジスタＭＰ１５とＮＭＯＳトランジスタＭＮ１２とで、電位設定回路としてプリチャージ電源となる設定用ＣＭＯＳインバータ回路を構成する。

まず、センスアンプ回路２１において、読み出しデータを増幅するにあたり、信号ＰＣＢ及び信号ＳＡＥＮがＨ→Ｌに遷移し、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３がオンとなって、グローバルビット線ＧＢＬ、これに対応する端子ＳＡＩＮが其々の電位にプリチャージされる。ＰＭＯＳトランジスタＭＰ１１は、選択された相変化素子ＲＰに電流を流してプリチャージした電位から電位降下を起し、その後の電位が所定値（ここではセンスインバータの論理閾値）より大きいか小さいかをセンスインバータが判定する。

以上の構成において、ＰＭＯＳトランジスタＭＰ１３がオンとなった場合、端子ＳＡＩＮのプリチャージ電位は、ＰＭＯＳトランジスタＭＰ１４及びＮＭＯＳトランジスタＭＮ１１と同じ製造方法により形成されたＰＭＯＳトランジスタＭＰ１５及びＮＭＯＳトランジスタＭＮ１２間の端子ＶＰＣの電位が適用される。

ここで、ＭＯＳトランジスタＸのサイズをＳ（Ｘ）と表す。Ｓ（ＭＰ１４）／Ｓ（ＭＮ１１）＝Ｓ（ＭＰ１５）／Ｓ（ＭＮ１２）の関係がある場合、ＶＰＣのレベルは、センスインバータの論理閾値に等しい。

これに対し、Ｓ（ＭＰ１４）／Ｓ（ＭＮ１１）＜Ｓ（ＭＰ１５）／Ｓ（ＭＮ１２）となるように構成することで、ＶＰＣのレベルをセンスインバータの論理閾値よりも常に大きくなるように構成することが可能である。例えば、Ｓ（ＭＮ１１）＝Ｓ（ＭＮ１２）とした場合には、ＭＰ１５のサイズをＭＰ１４のサイズよりも大きくすれば良い。尚、大きくし過ぎてしまった場合にはセンスインバータの出力データが切り替わらない状況となるため、上記の比を、例えば、Ｓ（ＭＰ１４）／Ｓ（ＭＮ１１）：Ｓ（ＭＰ１５）／Ｓ（ＭＮ１２）＝１：４として、ＶＰＣをセンスインバータの論理閾値より例えば０．４Ｖ程度高くすることが好ましい。なお、後述するように、リード対象とされるメモリセルＰＣがセット状態である場合に高速に読み出し可能とするためには、ＶＰＣは、センスインバータが安定に判定する範囲であって、センスインバータの論理閾値にできる限り近いほうが好ましい。

ところで、グローバルビット線ＧＢＬのプリチャージ電圧は、ＶＰＣよりも高い電源ＶＣＣのレベルである。また、ＰＭＯＳトランジスタＭＰ１１は、センスアンプの活性状態においてグローバルビット線ＧＢＬに一定の電流を供給するものである。そして、ワード線ＳＷＬが選択されると、それに伴ってグローバルビット線ＧＢＬと接地ＶＳＳとの間にメモリセルＰＣを介して電流パスが形成される。

ここでリード対象とされるメモリセルＰＣがセット状態である場合、すなわち相変化素子ＲＰが結晶状態である場合、メモリセルＰＣの抵抗値は、相対的に低抵抗である。したがって、グローバルビット線ＧＢＬの電位は、オンであるＰＭＯＳトランジスタＭＰ１１の電流に関わらず降下する。これに伴って容量素子Ｃ１で容量結合された端子ＳＡＩＮの電位も降下する。したがって、センスインバータは、端子ＳＡＩＮの電位を論理閾値と比較して低い（入力Ｌレベル）と判断し、Ｈレベルとなる信号を端子ＳＡＯＵＴに出力する。

これに対し、リード対象とされるメモリセルＰＣがリセット状態である場合、すなわち相変化素子ＲＰがアモルファスである場合、メモリセルＰＣの抵抗値は、相対的に高抵抗である。したがって、グローバルビット線ＧＢＬの電位は、オンであるＰＭＯＳトランジスタＭＰ１１の電流供給を受けて降下せず、プリチャージレベルを維持する。これに伴って容量素子Ｃ１で容量結合された端子ＳＡＩＮの電位は、降下せず、プリチャージレベルは、論理閾値よりも高い値を維持する。したがって、センスインバータは、端子ＳＡＩＮの電位を論理閾値と比較して高い（入力Ｈレベル）と判断し、Ｌレベルとなる信号を端子ＳＡＯＵＴに出力する。

次に、半導体装置のリードに係る動作について説明する。図４は、本発明の第１の実施例に係る半導体装置の動作を表すタイミングチャートである。図４において、選択・・・と表記された信号は、リード対象とされるメモリセルに関連し、複数の信号の内、選択対象とされた信号・・・を意味する。

コマンドとしてＡＣＴコマンドが与えられると、タイミングｔ１で、選択ＳＷＴ、選択ＭＷＬがアクティブとなる。同時に、ＳＡＥＮ＝Ｌとなり、ＭＰ１１をオンし、ＭＮ１３をオフし、センスインバータを活性状態にする。また、ＳＡＥＮ＝ＬでＭＰ１６がオンし、ＭＰ１５とＭＮ１２とから構成されるプリチャージ電源をオンする。さらに、ＳＡＥＮ＝Ｌに同期させてＰＣＢをＬにする。これによって、ＭＰ１３がオンし端子ＳＡＩＮをＶＣＰのレベルにプリチャージする。ここで、ＶＣＰのレベルは、センスインバータの論理閾値ＶＬＴより高く電源ＶＣＣより低い電位である。更にＭＰ１２がオンし、ＧＢＬをＶＣＣにプリチャージする。

ＳＷＬ及びＳＷＴが確定し且つプリチャージでＳＡＩＮの電位が安定したタイミングｔ２にあわせて、ＰＣＢをＨレベルにする。ＰＣＢ＝ＨでＳＡＩＮのプリチャージ及びＧＢＬのＶＣＣプリチャージが終了する。ＭＰ１３がオフし、ＳＡＩＮはプリチャージ電位を保持する。

選択セルがセット（ｓｅｔ）状態である場合、メモリセル電流によってＧＢＬの電位が低下する。ＳＡＩＮもＧＢＬにカップリングされて徐々に電位低下する。タイミングｔ３において、ＳＡＩＮの電位がセンスインバータの論理閾値ＶＬＴより低くなると、ＳＡＯＵＴがＨレベルを出力する。これに対し、選択セルがリセット（ｒｅｓｅｔ）状態である場合、ＧＢＬは電源ＶＣＣの電位を保持する。ＳＡＩＮもプリチャージ電位を保持し、ＳＡＯＵＴもＬレベルを保持する。

タイミングｔ４において、ＳＬＤＩＮＴ＝Ｈで、ライトリードラッチ回路２３は、ＳＡＬＤ、ＳＡＬＤＢをラッチする。その後、ＲＥＡＤコマンドで、ライトリードラッチ回路２３は、ＤＱにＲＥＡＤデータを出力する。

以上のようなセンスアンプ回路２１において、ＰＭＯＳトランジスタＭＰ１５、ＮＭＯＳトランジスタＭＮ１２からなるプリチャージ電源の端子ＶＰＣの電位とＰＭＯＳトランジスタＭＰ１４、ＮＭＯＳトランジスタＭＮ１１からなるセンスインバーの論理閾値とは、半導体装置の動作環境の変動に対し、同様に変化する。したがって、センスインバータは、安定して正常な読み出しデータを出力することができる。すなわち、半導体装置の動作環境の変動で論理閾値が変化した場合であってもプリチャージ電位が追従し、メモリ機能の動作範囲を拡大することが可能となる。

図５は、本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。図５において、図１と同一の符号は、同一物を表し、その説明を省略する。図５において、ＸデコーダＸｄｅｃ’は、行アドレス信号Ｘａｄを入力してデコードし、プリチャージ信号ＰＣＢに替えてプリチャージ信号ＰＣＢ１、ＰＣＢ２をアンプ部ＡＭＰＢＬＫａのセンスアンプ回路２１ａに出力する。センスアンプ回路２１ａは、プリチャージ信号ＰＣＢ１を受けてグローバルビット線ＧＢＬをプリチャージし、プリチャージ信号ＰＣＢ２を受けて内部の判定点（センスインバータの入力端）の電位を所望の値に設定する。

図６は、本発明の第２の実施例に係るセンスアンプの回路図である。図６において、図２と同一の符号は、同一物を表し、その説明を省略する。図６のセンスアンプ回路２１ａは、機能としては図１のセンスアンプ回路２１と同様である。ただし、センスインバータそのものを用いて端子ＳＡＩＮをプリチャージする点において異なる。

センスアンプ回路２１ａは、図１のセンスアンプ回路２１と異なるものとして、センスインバータを構成するＮＭＯＳトランジスタＭＮ１１ａ、ＭＮ１４、ＭＮ１５、ＰＭＯＳトランジスタＭＰ１４と、センスインバータの入出力間を短絡可能とするＰＭＯＳトランジスタＭＰ１３ａとを備える。

ＮＭＯＳトランジスタＭＮ１１ａは、ドレインを端子ＳＡＯＵＴに接続し、ゲートを端子ＳＡＩＮに接続し、ソースをＮＭＯＳトランジスタＭＮ１４、ＭＮ１５を介して接地する。ＮＭＯＳトランジスタＭＮ１４は、ドレインをＮＭＯＳトランジスタＭＮ１１ａのソースに接続し、ゲートをＮＭＯＳトランジスタＭＮ１１ａのゲートに接続し、ソースを接地する。ＮＭＯＳトランジスタＭＮ１５は、ドレインをＮＭＯＳトランジスタＭＮ１１ａのソースに接続し、ゲートにプリチャージ信号ＰＣＢ１が供給され、ソースを接地する。ＰＭＯＳトランジスタＭＰ１３ａは、ソースを端子ＳＡＯＵＴに接続し、ドレインを端子ＳＡＩＮに接続し、ゲートにプリチャージ信号ＰＣＢ２が供給される。

以上のような構成のセンスアンプ２１ａは、データ増幅時において、プリチャージ信号ＰＣＢ１、ＰＣＢ２がＨレベルとなり、ＭＰ１３ａがオフし、ＭＮ１５がオンし、ＭＰ１４、ＭＮ１１ａによりセンスインバータが構成されて動作する。

これに対し、プリチャージ時においては、センスアンプ２１ａに関し、プリチャージ信号ＰＣＢ１、ＰＣＢ２がＬレベルとなり、ＭＰ１３ａがオンし、ＭＮ１５がオフし、ＭＰ１４、ＭＮ１１ａ、ＭＮ１４で構成されるセンスインバータは、入出力端子である端子ＳＡＩＮ、ＳＡＯＵＴ間が短絡される。この場合、ＭＮ１５がオフであるために、端子ＳＡＩＮの電位は、ＭＮ１５がオンである場合のセンスインバータの論理閾値に対し、ＭＮ１４の電圧降下分だけ高い電位となる。すなわち、増幅時の論理閾値よりも大きい電位がプリチャージ時に端子ＳＡＯＵＴに発生し、端子ＳＡＩＮをプリチャージすることになる。その他においては第１の実施例と同等である。

図７は、本発明の第２の実施例に係る半導体装置の動作を表すタイミングチャートである。図７において、特段の説明が無い部分に関し、図４と同一である。

コマンドとしてＡＣＴコマンドが与えられると、タイミングｔ１で、選択ＳＷＴ、選択ＭＷＬがアクティブとなる。同時に、ＳＡＥＮ＝Ｌとなり、ＭＰ１１をオンし、ＭＮ１３をオフし、センスインバータを活性状態にする。また、ＳＡＥＮ＝Ｌに同期させてＰＣＢ１、ＰＣＢ２をＬにする。ＰＣＢ１＝ＬでＭＰ１２がオンし、ＧＢＬをＶＣＣにプリチャージする。同時にＭＮ１５がオフになりセンスインバータのプリチャージ電位が高め（論理閾値ＶＬＴより高い）に設定される。ＰＣＢ２＝ＬでＭＰ１３ａがオンし、これによりＳＡＩＮをＳＡＯＵＴとショートさせ、ＳＡＩＮを論理閾値ＶＬＴより高い電位にプリチャージする。

ＳＷＬ及ＳＷＴが確定し且つＳＡＩＮ電位が安定するタイミングｔ２にあわせてＰＣＢ２をＨにしてＳＡＩＮのプリチャージを終了する。ＳＡＩＮは、プリチャージ電位を保持する。次に、ＰＣＢ１＝Ｈとし、ＭＰ１２をオフしＧＢＬのＶＣＣプリチャージを終了する。また、ＭＮ１５がオンし、センスインバータの閾値が低くなる。これを受けてＳＡＯＵＴはＬを出力する。

選択セルがセット（ｓｅｔ）状態である場合、メモリセル電流によってＧＢＬの電位が低下する。ＳＡＩＮもＧＢＬにカップリングされて徐々に電位低下する。タイミングｔ３において、ＳＡＩＮの電位がセンスインバータのＶＬＴより低くなると、ＳＡＯＵＴがＨレベルを出力する。これに対し、選択セルがリセット（ｒｅｓｅｔ）状態である場合、ＧＢＬはＶＣＣの電位を保持する。ＳＡＩＮもプリチャージ電位を保持し、ＳＡＯＵＴもＬレベルを保持する。

タイミングｔ４において、ＳＬＤＩＮＴ＝Ｈで、ライトリードラッチ回路２３は、ＳＡＬＤ、ＳＡＬＤＢをラッチする。そして、ＲＥＡＤコマンドで、ライトリードラッチ回路２３は、ＤＱにＲＥＡＤデータを出力する。

以上のようなセンスアンプ回路２１ａにおいて、プリチャージ時における端子ＳＡＩＮの電位とＰＭＯＳトランジスタＭＰ１４、ＮＭＯＳトランジスタＭＮ１１ａからなるセンスインバータの論理閾値とは、半導体装置の動作環境の変動に対し、同様に変化する。したがって、第１の実施例と同様に半導体装置の動作環境の変動で論理閾値が変化した場合であってもプリチャージ電位が追従し、メモリ機能の動作範囲を拡大することが可能となる。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１３ レベルシフト回路
２１、２１ａ センスアンプ回路（Ｓｅｎｓｅ Ａｍｐ）
２２ ライトドライバ回路（Ｗｒｉｔｅ Ｄｒｉｖｅｒ）
２３ ライトリードラッチ回路（ＷＲラッチ）
ＡＭＰＢＬＫ アンプ部
Ｃ１ 容量素子
ＩＮＶ１、ＩＮＶ２ インバータ回路
ＭＮ０ メモリセルトランジスタ
ＭＮ１１〜ＭＮ１５、ＭＮ１１ａ ＮＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１６、ＭＰ１３ａ ＰＭＯＳトランジスタ
ＰＣ メモリセル
ＲＰ 相変化素子
ＳＷ１〜ＳＷ７ スイッチ素子
ＳＷＤＢＬＫ サブワード部
ＳＷＴＢＬＫ スイッチ部
Ｘｄｅｃ、Ｘｄｅｃ’ Ｘデコーダ
Ｙｄｅｃ Ｙデコーダ

Claims (9)

1. ビット線と、
   前記ビット線の電位を、保持するデータに対応してプリチャージされた電位から放電した電位へ変化させるメモリセルと、
   前記ビット線をプリチャージし、前記ビット線の電位に連動する判定点の電位と判定閾値との比較結果に対応した出力データを出力するセンスアンプと、
   を備え、
   前記センスアンプは、プリチャージ時における前記判定点の電位を前記判定閾値に対応して設定する機能を有することを特徴とする半導体装置。
2. 抵抗変化型素子を含んで構成されるメモリセルをマトリクス状に配置したメモリセルアレイと、
   前記メモリセルアレイの列方向に複数の前記メモリセルの一端を共通に接続するビット線と、
   前記ビット線をプリチャージし、プリチャージ終了後の所定期間経過時において、前記メモリセルの状態によって変動した前記ビット線の電位に連動する判定点の電位を判定し、前記判定点の電位が判定閾値以上であるか否かを表す出力データを出力するセンスアンプと、
   を備え、
   前記センスアンプは、前記ビット線をプリチャージした場合における前記判定点の電位を前記判定閾値に対応して設定する機能を有することを特徴とする半導体装置。
3. 前記センスアンプは、
   前記ビット線をプリチャージするプリチャージ回路と、
   前記プリチャージ終了後の所定期間経過時における出力データを出力する出力回路と、
   前記ビット線と前記出力回路の入力端との間を接続する容量素子と、
   前記ビット線のプリチャージ時において、前記ビット線のプリチャージ電圧と前記判定閾値との間の所定電位に前記出力回路の入力端を設定可能とする電位設定回路と、
   を備え、
   前記判定点は、前記容量素子の一端が接続される前記出力回路の入力端であることを特徴とする請求項１または２記載の半導体装置。
4. 前記判定閾値は、前記出力回路の入力端における論理閾値であることを特徴とする請求項３記載の半導体装置。
5. 前記出力回路は、出力用ＣＭＯＳインバータ回路を含み、前記出力回路の入力端が前記出力用ＣＭＯＳインバータ回路の入力端であることを特徴とする請求項４記載の半導体装置。
6. 前記電位設定回路は、前記ビット線のプリチャージ時においてオンとされて前記所定電位を前記出力回路の入力端に供給可能とし、前記ビット線のプリチャージ終了後にオフとされるスイッチ回路を含むことを特徴とする請求項３記載の半導体装置。
7. 前記電位設定回路は、出力端から前記所定電位を出力すると共に入力端と出力端を接続した設定用ＣＭＯＳインバータ回路を備え、
   前記出力用ＣＭＯＳインバータ回路におけるＰＭＯＳトランジスタのサイズに対する前記出力用ＣＭＯＳインバータ回路におけるＮＭＯＳトランジスタのサイズ比が、前記設定用ＣＭＯＳインバータ回路におけるＰＭＯＳトランジスタのサイズに対する前記設定用ＣＭＯＳインバータ回路におけるＮＭＯＳトランジスタのサイズ比よりも小さく構成されることを特徴とする請求項５記載の半導体装置。
8. 前記出力回路は、前記出力用ＣＭＯＳインバータ回路の接地側と接地間に並列接続される第１および第２のＮＭＯＳトランジスタを備え、前記第１のＮＭＯＳトランジスタのゲートは、前記出力用ＣＭＯＳインバータ回路の入力端に接続され、前記第２のＮＭＯＳトランジスタは、前記ビット線のプリチャージ時においてオフとされ、
   前記電位設定回路は、前記ビット線のプリチャージ時において入力端と出力端とを短絡して入力端を前記所定電位とする前記出力用ＣＭＯＳインバータ回路として構成されることを特徴とする請求項５記載の半導体装置。
9. 前記容量素子は、ＭＯＳトランジスタのゲートと拡散層間の容量によって構成されることを特徴とする請求項３記載の半導体装置。

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