KR100655280B1

KR100655280B1 - 저전압에서 동작 가능한 플래시 메모리 장치

Info

Publication number: KR100655280B1
Application number: KR1020030040282A
Authority: KR
Inventors: 오명희
Original assignee: 삼성전자주식회사
Priority date: 2003-06-20
Filing date: 2003-06-20
Publication date: 2006-12-08
Also published as: KR20040110819A

Abstract

여기에 개시되는 플래시 메모리 장치의 감지 증폭 회로는 감지 노드와; 방전 신호에 응답하여 상기 감지 노드의 전압을 방전하는 방전 회로와; 프리챠지 신호에 응답하여 상기 감지 노드를 프리챠지하는 프리챠지 회로와; 그리고 상기 감지 노드의 전압이 기준 전압보다 낮은 지의 여부를 검출하는 검출 회로를 포함하며, 상기 방전 신호와 상기 프리챠지 신호는 어드레스가 변화될 때마다 순차적으로 활성화된다.

Description

저전압에서 동작 가능한 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF OPERATING AT LOW OPERATING VOLTAGE}

도 1a는 종래 기술에 따른 감지 증폭기의 비교 회로를 보여주는 회로도;

도 1b는 어드레스 변화에 따른 비트 라인 전압 변화를 보여주는 도면;

도 2는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도;

도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 제어 회로를 보여주는 블록도;

도 4 및 도 5는 본 발명의 바람직한 실시예에 따른 도 3에 도시된 지연 유니트를 보여주는 회로도;

도 6은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 감지 증폭 회로를 보여주는 회로도;

도 7은 행 어드레스 변화 및 열 어드레스 변화에 따른 충전 시간을 설명하기 위한 도면; 그리고

도 8은 본 발명의 다른 실시예에 따른 도 2에 도시된 제어 회로를 보여주는 블록도이다.

* 도면의 주요 부분에 대한 부호설명 *

100 : 플래시 메모리 장치 110 : 메모리 셀 어레이

120 : 행 디코더 회로 130 : 어드레스 버퍼 회로

140 : 열 디코더 회로 150 : 열 게이트 회로

160 : 감지 증폭 회로 170 : 제어 회로

본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 낮은 전원 전압 (예를 들면, 1V)에서 동작 가능한 플래시 메모리 장치에 관한 것이다.

불 휘발성 반도체 메모리 장치로서 플래시 메모리 장치는 메모리 셀의 문턱 전압을 변화시킴으로써 데이터 '0' 또는 데이터 '1'를 저장할 수 있다. 메모리 셀에 저장된 데이터에 따라 일정 조건 하에서 메모리 셀을 통해 전류 (이하, 셀 전류라 칭함)가 흐르거나 흐르지 않는다. 감지 증폭기 (sense amplifier)는 셀 전류를 하이 또는 로우 전압으로 구분하여 메모리 셀에 저장된 데이터를 판별하는 역할을 한다.

앞서 설명된 바와 같이, 플래시 메모리 장치의 데이터 저장 방식은 메모리 셀의 문턱 전압을 변화시키는 방식이다. 메모리 셀은 제어 게이트 (control gate), 부유 게이트 (floating gate), 소오스 (source) 및 드레인 (drain)을 갖는 플로팅 게이트 트랜지스터 (floating gate transistor)로 구성될 것이다. 메모리 셀의 각 노드 (예를 들면, 제어 게이트, 소오스, 드레인)에 특정한 전압을 인가한 후 셀 전 류를 측정하여 셀 전류의 유무로 메모리 셀에 저장된 데이터를 읽어 낸다. 예를 들면, 데이터 '1'을 저장하는 메모리 셀은 온 셀 (on-cell)이라 하여 메모리 셀을 통해 셀 전류가 흐른다. 데이터 '0'를 저장하는 메모리 셀은 오프 셀 (off-cell)이라 하여 메모리 셀을 통해 셀 전류가 흐르지 않는다.

감지 증폭기는 셀 전류의 유무를 감지하여 데이터 '1'과 데이터 '0'을 하이 또는 로우 전압으로 나타낸다. 일반적으로, 오프 셀을 통해 셀 전류가 흐르지 않는 것이 이상적이나 실제로는 미세한 양의 전류가 오프 셀을 통해 흐른다. 그리고, 온 셀 전류도 일정한 값이 아니라 데이터 저장 시 조건에 의해 각기 다른 값을 가진다. 따라서 데이터를 읽을 때 기준 전류를 설정하여 기준 전류와 셀 전류를 비교함으로써 데이터를 구분하는 것이 가능하다.

셀 전류는 감지 증폭기에서 비트 라인을 따라 흘러 비트 라인에 연결되어 있는 여러 셀들로 흘러 들어간다. 만약 온 셀을 읽은 뒤 오프 셀을 읽는다면 비트 라인 전압이 0V에서 기준 전압 이상으로 충전되어야 오프 셀의 원하는 데이터를 얻는 것이 가능하다. 온 셀 전류에 비해 비트 라인의 기생 커패시턴스가 상당히 크기 때문에 데이터를 읽는 데 많은 시간 (즉, 읽기 시간)이 걸린다.

읽기 시간을 감소시키기 위해서, 일반적으로, 감지 증폭기는 비트 라인을 프리챠지시킴으로써 빠른 시간 내에 데이터를 구분할 수 있는 기술을 채용하고 있다. 데이터 마진을 증가시키기 위해, 감지 증폭기는 셀 전류를 증폭하고 증폭된 셀 전류를 기준 전류와 비교한다. 일반적인 감지 증폭기는, 따라서, 프리챠지 회로, 증폭 회로 그리고 비교 회로로 이루어진 구조를 갖는다. 일반적인 감지 증폭기의 비 교 회로를 보여주는 도면이 도 1에 도시되어 있다. 도 1A을 참조하면, 비교 회로의 출력값 (SOUT)은 PMOS 트랜지스터 (MP0)의 게이트 전압 (cell_io)과 NMOS 트랜지스터 (MN0)의 게이트 전압 (senref)에 따라 PMOS 및 NMOS 트랜지스터들 (MP0, MN0)을 통해 흐르는 전류에 의해서 결정될 것이다. NMOS 트랜지스터 (MN0)의 게이트 전압 (senref)은 고정된 값인 반면에, PMOS 트랜지스터 (MP0)의 게이트 전압 (cell_io)은 메모리 셀에 저장된 데이터 값에 따라 변화되는 값이다. 읽기 시간은 이 전압 (cell_io)이 결정되는 시간에 의존한다. 따라서, 그러한 전압을 결정하는 시간을 단축하기 위해서 프리챠지 회로가 사용된다.

비트 라인 전압은 어드레스 변화에 따라 상이하게 변화된다. 예를 들면, 비트 라인이 프리챠지 전압 (Vprecharge)으로 프리챠지된 상태에서 온 셀/오프 셀을 감지할 때, 비트 라인 전압은, 도 1b를 참조하면, E 및 F 점선들을 따라 변화될 것이다. 온 셀에서 오프 셀로 그리고 오프 셀에서 온 셀로 변경될 때 또는 열 어드레스가 변경될 때, 비트 라인 전압은 C 및 D 점선들을 따라 변화될 것이다. 마찬가지로 행 어드레스가 변경될 때, 비트 라인 전압은 A 및 B 점선들을 따라 변경될 것이다.

일반적인 감지 증폭기의 프리챠지 회로는 비트 라인을 충전하고 자동적으로 오프되는 피드백 루프로서 셀프 바이어스 스킴 (self bias scheme)을 사용하였다. 이때 동작 구현을 위해 모오스 트랜지스터를 3개 또는 그 보다 많이 적층하여 사용하였기 때문에 회로 동작 영역을 확보하기 위해서는 최소 약 3Vth 이상의 공급 전압이 필요하게 된다. 공정의 미세화에 따른 공급 전압의 감소에 비해 문턱 전압의 감소는 아주 미세하다. 문턱 전압이 여전히 0.4V 정도에 머물러 있는 반면 공급 전압은 1.8V에서 1V로 급격히 감소하였다. 따라서 3Vth는 공급 전압 이상의 전압이기 때문에 기존의 회로가 제대로 동작하기 위해서는 공급 전압을 승압하여 사용하거나, 새로운 스킴의 회로를 사용할 수 밖에 없다. 공급 전압을 승압하여 사용할 때에는 추가적인 승압 회로가 필요하고 전력 소모가 커진다.

본 발명의 목적은 낮은 동작 전압 (예를 들면, 1V 또는 그 보다 낮은 전압)에서 동작 가능한 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 낮은 동작 전압 (예를 들면, 1V 또는 그 보다 낮은 전압)에서 감지 동작을 수행할 수 있는 반도체 메모리 장치의 감지 증폭 회로를 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 플래시 메모리 장치는 메모리 셀에 연결된 비트 라인과; 어드레스 변화에 응답하여 방전 신호와 프리챠지 신호를 발생하는 제어 수단과; 상기 방전 신호에 응답하여 상기 비트 라인에 연결된 감지 노드의 전압을 방전하고 상기 프리챠지 신호에 응답하여 상기 감지 노드를 프리챠지 전압으로 충전하는 충방전 수단과; 그리고 상기 감지 노드의 전압이 기준 전압보다 낮은 지의 여부를 검출하여 검출 결과로서 데이터 신호를 출력하는 비교 수단을 포함하며, 상기 방전 신호는 상기 프리챠지 신호에 앞서 활성화된다.

바람직한 실시예에 있어서, 상기 제어 수단은 어드레스의 변화를 검출하여 상기 방전 신호를 발생하는 방전 신호 발생 수단과; 그리고 상기 방전 신호에 응답하여 상기 프리챠지 신호를 발생하는 프리챠지 신호 발생 수단을 포함한다.

바람직한 실시예에 있어서, 상기 방전 신호 발생 수단은 어드레스 천이 검출기를 포함한다.

바람직한 실시예에 있어서, 상기 제어 수단은 행 어드레스의 변화를 검출하여 제 1 검출 신호를 발생하는 제 1 어드레스 천이 검출기와; 열 어드레스의 변화를 검출하여 제 2 검출 신호를 발생하는 제 2 어드레스 천이 검출기와; 상기 제 1 및 제 2 검출 신호들에 응답하여 상기 방전 신호를 발생하는 제 1 로직 회로와; 그리고 상기 제 1 및 제 2 검출 신호들에 응답하여 상기 프리챠지 신호를 발생하는 제 2 로직 회로를 포함한다.

바람직한 실시예에 있어서, 상기 제 2 로직 회로는 지연 유니트를 포함하며, 상기 지연 유니트는 기준 전압을 이용하여 펄스 폭을 제어한다.

바람직한 실시예에 있어서, 상기 충방전 수단은 전원 전압과 상기 감지 노드 사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터들과; 그리고 상기 감지 노드와 접지 전압 사이에 연결된 NMOS 트랜지스터를 포함하며, 상기 제 1 PMOS 트랜지스터는 상기 프리챠지 신호의 반전 신호에 의해서 제어되고, 상기 제 2 PMOS 트랜지스터의 게이트는 상기 감지 노드에 연결되며, 상기 NMOS 트랜지스터는 상기 방전 신호에 의해서 제어된다.

본 발명의 다른 특징에 따르면, 플래시 메모리 장치의 감지 증폭 회로는 감 지 노드와; 방전 신호에 응답하여 상기 감지 노드의 전압을 방전하는 방전 회로와; 프리챠지 신호에 응답하여 상기 감지 노드를 프리챠지하는 프리챠지 회로와; 그리고 상기 감지 노드의 전압이 기준 전압보다 낮은 지의 여부를 검출하는 검출 회로를 포함하며, 상기 방전 신호와 상기 프리챠지 신호는 어드레스가 변화될 때마다 순차적으로 활성화된다.

바람직한 실시예에 있어서, 상기 방전 회로는 상기 감지 노드와 접지 전압 사이에 연결되며 상기 방전 신호에 의해서 제어되는 NMOS 트랜지스터를 포함한다.

바람직한 실시예에 있어서, 상기 프리챠지 회로는 상기 프리챠지 신호를 입력받는 인버터와; 상기 인버터의 출력을 받아들이도록 연결된 게이트와 전원 전압에 연결된 소오스를 갖는 제 1 PMOS 트랜지스터와; 그리고 상기 제 1 PMOS 트랜지스터의 드레인에 연결된 소오스 및 상기 감지 노드에 공통으로 연결된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터를 포함한다.

본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.

도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 플래시 메모리 장치 (100)는 데이터 정보를 저장하는 메모리 셀 어레이 (110)를 포함하며, 비록 도면에는 도시되지 않았지만, 메모리 셀 어레이 (110)는 행들과 열들의 매트릭스 형태로 배열된 복수 개의 불 휘발성 메모리 셀들을 갖는다. 행 디코더 회로 (도면에는 "X-DEC"로 표기됨) (120)는 어드레스 버퍼 회로 (130)를 통해 입력되는 행 어드레스에 응답하여 메모리 셀 어레이 (110)의 행들 중 하나를 선택한다. 열 디코더 회로 (도면에는 "Y-DEC"라 표기됨) (140)는 어드레스 버퍼 회로 (130)를 통해 입력되는 열 어드레스를 디코딩하며, 열 게이트 회로 (도면에는 "Y-GATE"라 표기됨) (150)는 열 디코더 회로 (140)로부터 출력에 응답하여 메모리 셀 어레이 (110)의 열들 중 일부를 선택한다. 감지 증폭기 회로 (도면에는 "SA"라 표기됨) (160)는 열 게이트 회로 (150)를 통해 선택된 열들 (또는 비트 라인들)을 통해 메모리 셀들에 저장된 데이터를 감지한다. 감지 증폭기 회로 (160)는 제어 회로 (170)로부터의 방전 및 프리챠지 신호들 (PDIS, PPRE)에 응답하여 비트 라인들을 충전/방전한다. 제어 회로 (170)는 행 및 열 어드레스의 천이에 응답하여 방전 및 프리챠지 신호들 (PDIS, PPRE)을 발생한다. 이는 감지 증폭 회로 (160)의 감지 노드의 충/방전 동작이 어드레스가 변화될 때마다 수행되게 한다.

도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 제어 회로 (170)를 보여주는 블록도이다.

도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 제어 회로 (170)는 어드레스 천이 검출기 (address transition detector) (도면에는 "ATD"라 표기됨) (171), 지연 유니트 (delay unit) (172) 그리고 NOR 게이트 (173)를 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 어드레스 천이 검출기 (171)는 어드레스 버퍼 회로 (130)로부터 출력되는 어드레스가 천이하였는 지의 여부를 검출하고, 검출 결과로서 펄스 형태의 방전 신호 (PDIS)를 발생한다. 방전 신호 (PDIS)는 지연 유니트 (172)를 통해 NOR 게이트 (173)의 일 입력 단자에 제공됨과 아울러 NOR 게이 트 (173)의 다른 입력 단자에 직접 제공된다. NOR 게이트 (173)는 입력 신호들에 응답하여 프리챠지 신호 (PPRE)를 발생한다. 이러한 회로 구성에 따르면, 어드레스가 천이함에 따라, 먼저, 방전 신호 (PDIS)가 활성화되고 그 다음에 프리챠지 신호 (PPRE)가 활성화된다.

지연 유니트 (172)는 도 4에 도시된 바와 같이 연결된 커패시터들 (C1, C2)과 인버터들 (INV1, INV2)로 구성될 것이다. 도 4에 도시된 지연 유니트 (172)는 전원 전압 (Vcc)이 변화되는 경우 출력 신호 (OUT)의 펄스 폭 역시 전원 전압 변화에 영향을 받을 수 있다. 이를 해결하기 위해서는, 도 5에 도시된 바와 같이, 기준 전압 (Vref)을 사용하여 인버터 (INV1)의 전류를 제한함으로써 전원 전압 변화에도 변하지 않는 펄스 폭을 얻을 수 있다. 비록 도면에는 도시되지 않았지만, 지연 유니트의 회로 구성이 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 6은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 감지 증폭 회로를 보여주는 회로도이다. 도 6에는 단지 하나의 비트 라인에 연결된 감지 증폭기가 도시되어 있다. 도 6을 참조하면, 본 발명에 따른 감지 증폭기 (160)는 PMOS 트랜지스터들 (MP10, MP11, MP12, MP13), NMOS 트랜지스터들 (MN10, MN11), 그리고 인버터들 (INV3, INV4, INV5)을 포함한다.

PMOS 트랜지스터들 (MP10, MP111)은 전원 전압 (Vcc)과 감지 노드 (SN) 사이에 직렬 연결되어 있다. PMOS 트랜지스터 (MP10)의 게이트는 인버터 (INV3)를 통해 입력되는 프리챠지 신호 (PPRE)를 받아들이도록 연결되어 있다. PMOS 트랜지스터 (MP11)의 게이트는 감지 노드 (SN)에 연결되어 있다. PMOS 트랜지스터 (MP11)는 다이오드로서 동작한다. 감지 노드 (SN)와 접지 전압 (Vss) 사이에는 NMOS 트랜지스터 (MN10)가 연결되어 있고, NMOS 트랜지스터 (MN10)의 게이트는 방전 신호 (PDIS)를 받아들이도록 연결되어 있다. PMOS 트랜지스터 (MP12)는 전원 전압 (Vcc)과 감지 노드 (SN) 사이에 연결되며 감지 노드 (SN)에 연결된 게이트를 갖는다. PMOS 트랜지스터 (MP13)는 전원 전압 (Vcc)과 내부 노드 (ND1) 사이에 연결되며, PMOS 트랜지스터 (MP12)의 게이트 즉, 감지 노드 (SN)에 연결된 게이트를 갖는다. NMOS 트랜지스터 (MN11)는 내부 노드 (ND1)와 접지 전압 (Vss) 사이에 연결되며, 기준 전압 (senref)을 받아들이도록 연결된 게이트를 갖는다. 인버터 (INV4)는 내부 노드 (ND1)에 연결된 입력단을 갖고, 인버터 (INV5)는 인버터 (INV4)의 출력단에 연결된 입력단을 갖는다. 인버터 (INV5)는 내부 노드 (ND1)의 전압 레벨에 따라 결정되는 출력 신호 (SOUT)를 데이터로서 출력한다.

본 발명에 따른 감지 증폭기에 있어서, PMOS 트랜지스터들 (MP10, MP11)과 인버터 (INV3)는 프리챠지 신호 (PPRE)에 응답하여 감지 노드 (SN)를 프리챠지하는 프리챠지 회로를 구성하고, NMOS 트랜지스터 (MN10)는 방전 신호 (PDIS)에 응답하여 감지 노드 (SN)를 방전하는 방전 회로를 구성한다. PMOS 트랜지스터들 (MP12, MP13), NMOS 트랜지스터 (MN11) 그리고 인버터들 (INV4, INV5)은 감지 노드 (SN)의 전압과 기준 전압 (senref)을 비교하는 비교 회로 또는 감지 노드 (SN)의 전압이 기준 전압 (senref)보다 높은 지 또는 낮은 지의 여부를 검출하는 검출 회로를 구성한다. PMOS 트랜지스터들 (MP12, MP13)은 전류 미러를 구성한다.

회로 동작에 있어서, 방전 신호 (PDIS)가 활성화될 때 감지 노드 (SN)의 전압은 NMOS 트랜지스터 (MN10)를 통해 방전된다. 그 다음에, 프리챠지 신호 (PPRE)가 활성화될 때, 감지 노드 (SN)는 PMOS 트랜지스터들 (MP10, MP11)을 통해 프리챠지된다. 이때, 감지 노드 (SN)의 프리챠지 전압은 (Vcc-Vthp) 전압 (Vthp는 PMOS 트랜지스터의 문턱 전압)으로 제한된다. 앞서 설명된 바와 같이, 방전 신호 (PDIS)와 프리챠지 신호 (PPRE)가 어드레스가 천이될 때마다 순차적으로 활성화된다. 따라서, 감지 노드 (SN)는 어드레스가 천이될 때마다 항상 방전되고 난후에 방전된다. 충분한 시간 동안 프리챠지한 후의 감지 노드 (SN)의 프리챠지 전압은 Vcc/2보다 약간 높은 전압을 갖는다.

프리챠지 동작이 수행되고 워드 라인 (WL)이 활성화될 때, 비트 라인 (BL)을 통해 메모리 셀에 연결된 감지 노드 (SN)의 프리챠지 전압은 메모리 셀에 저장된 데이터에 따라 낮아지거나 높아진다. 예를 들면, 메모리 셀이 온 셀인 경우, 감지 노드 (SN)의 전압은 프리챠지 전압에서 접지 전압으로 낮아진다. 이는 PMOS 트랜지스터 (MP13)를 통해 공급되는 전류의 양이 NMOS 트랜지스터 (MN11)를 통해 방전되는 전류의 양보다 적음을 의미하다. 따라서, 출력 신호 (SOUT)는 로우 레벨 즉, 데이터 '0'가 된다. 메모리 셀이 오프 셀인 경우, 감지 노드 (SN)의 전압은 프리챠지 전압에서 전원 전압으로 높아진다. 이는 PMOS 트랜지스터 (MP13)를 통해 공급되는 전류의 양이 NMOS 트랜지스터 (MN11)를 통해 방전되는 전류의 양보다 많음을 의미하다. 따라서, 출력 신호 (SOUT)는 하이 레벨 즉, 데이터 '1'가 된다.

회로의 동작 속도 및 마진을 고려할 때 기준 전압은 Vcc/2의 값을 가지는 것 이 가장 좋다. 따라서 프리챠지시 비트 라인 역시 Vcc/2로 프리챠지하면 그 값에서 ±α만큼의 변화로 온 셀과 오프 셀을 구분할 수 있기 때문에 동작 속도의 증가와 온 셀 및 오프 셀 양쪽에 같은 마진을 둘 수 있다. 앞서 설명된 바와 같이, 최적의 비트 라인 프리챠지 전압은 Vcc/2이다. 이러한 조건은 앞서 설명된 회로 구성을 갖는 감지 증폭기 (160)에 의해서 충분히 달성될 수 있다. 예를 들면, 동작 전압이 1V이고 문턱 전압이 0.4V라고 가정하자. 이러한 가정에 따르면, 감지 노드 (SN)는 PMOS 트랜지스터 (MP11)를 통해 (Vcc-Vthp) 전압으로 프리챠지된다. VCC=1V이고 Vthp=0.4V이기 때문에, 따라서, 비트 라인 프리챠지 전압 또는 감지 노드 프리챠지 전압은 0.6V가 된다. 이는 본 발명에 따른 플래시 메모리 장치가 낮은 동작 전압에서도 안정된 감지 동작을 수행함을 의미한다.

도 7에 도시된 바와 같이, 어드레스가 변경되어 오프 셀에서 온 셀을 읽을 때 행 어드레스가 변할 때와 열 어드레스가 변할 때의 프리챠지 레벨 도달 시간이 상당한 차이를 보임을 알 수 있다. 따라서, 행 어드레스 변경과 열 어드레스 변경을 구분하여 어드레스 천이 펄스 폭을 조절하면 감지 시간을 상당히 줄 일 수 있다. 즉, 도 8에 도시된 바와 같이, 행 어드레스의 천이를 검출하는 어드레스 천이 검출기와 열 어드레스의 천이를 검출하는 어드레스 천이 검출기를 포함하도록 제어 회로 (170)를 변경함으로써 펄스 폭을 제어할 수 있다. 따라서, 각 어드레스의 변화에 따라 원하는 펄스 폭을 갖는 방전 신호 (PDIS) 및 프리챠지 신호 (PPRE)를 생성할 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따 라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 공정의 미세화에 따른 공급 전압의 감소에 대응할 수 있는 1V에서 동작하는 감지 증폭기가 제공된다. 본 발명에 따른 플래시 메모리 장치는 공급 전압의 승압없이 사용 가능하며, 단순한 구조의 프리챠지 스킴을 사용하여 기존 회로로 동작 불가능한 1V의 동작 전압에 제한 받지 않고 사용 가능한 감지 증폭기를 포함한다. 단순한 Vcc 경로에 의한 프리챠지 방식 사용에서 발생하는 어드레스 및 셀 데이터에 따라 프리챠지 레벨이 달라지는 문제를 해결하기 위해 방전 스킴을 사용하였다. 뿐만 아니라 충전 인에이블, 방전 인에이블을 위해 사용한 ATD 펄스 폭을 행 어드레스 변화 및 열 어드레스 변화를 구분지어 제어하여 감지 속도를 증가시킬 수 있고, ATD 펄스 폭을 조절하는 지연 유니트에 기준 전압을 사용하여 Vcc 변화에 둔감한 펄스를 만들 수 있다.

Claims

삭제
메모리 셀에 연결된 비트 라인과;

행 어드레스 및 열 어드레스 각각의 변화에 응답하여 방전 신호와 프리챠지 신호를 발생하는 제어 수단과;

상기 방전 신호에 응답하여 상기 비트 라인에 연결된 감지 노드의 전압을 방전하고 상기 프리챠지 신호에 응답하여 상기 감지 노드를 프리챠지 전압으로 충전하는 충방전 수단과; 그리고

상기 감지 노드의 전압이 기준 전압보다 낮은 지의 여부를 검출하여 검출 결과로서 데이터 신호를 출력하는 비교 수단을 포함하며, 상기 방전 신호는 상기 프리챠지 신호에 앞서 활성화되고,

상기 제어 수단은, 상기 행 어드레스의 변화를 검출하여 제 1 검출 신호를 발생하는 제 1 어드레스 천이 검출기와; 상기 열 어드레스의 변화를 검출하여 제 2 검출 신호를 발생하는 제 2 어드레스 천이 검출기와; 상기 제 1 및 제 2 검출 신호들에 응답하여 상기 방전 신호를 발생하는 제 1 로직 회로; 그리고 상기 제 1 및 제 2 검출 신호들에 응답하여 상기 프리챠지 신호를 발생하는 제 2 로직 회로를 포함하고,

상기 제 2 로직 회로는 기준 전압을 이용하여 상기 프리챠지 신호의 펄스 폭을 제어하는 지연 유니트를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 2 항에 있어서,

상기 방전 신호 발생 수단은 어드레스 천이 검출기를 포함하는 플래시 메모리 장치.
삭제
삭제
메모리 셀에 연결된 비트 라인과;

어드레스 변화에 응답하여 방전 신호와 프리챠지 신호를 발생하는 제어 수단과;

상기 방전 신호에 응답하여 상기 비트 라인에 연결된 감지 노드의 전압을 방전하고 상기 프리챠지 신호에 응답하여 상기 감지 노드를 프리챠지 전압으로 충전하는 충방전 수단과; 그리고

상기 감지 노드의 전압이 기준 전압보다 낮은 지의 여부를 검출하여 검출 결과로서 데이터 신호를 출력하는 비교 수단을 포함하며, 상기 방전 신호는 상기 프리챠지 신호에 앞서 활성화되고,

상기 충방전 수단은, 전원 전압과 상기 감지 노드 사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터들과; 그리고 상기 감지 노드와 접지 전압 사이에 연결된 NMOS 트랜지스터를 포함하며, 상기 제 1 PMOS 트랜지스터는 상기 프리챠지 신호의 반전 신호에 의해서 제어되고, 상기 제 2 PMOS 트랜지스터의 게이트는 상기 감지 노드에 연결되며, 상기 NMOS 트랜지스터는 상기 방전 신호에 의해서 제어되는 플래시 메모리 장치.
플래시 메모리 장치의 감지 증폭 회로에 있어서:

감지 노드와;

방전 신호에 응답하여 상기 감지 노드의 전압을 방전하는 방전 회로와;

프리챠지 신호에 응답하여 상기 감지 노드를 프리챠지하는 프리챠지 회로와; 그리고

상기 감지 노드의 전압이 기준 전압보다 낮은 지의 여부를 검출하는 검출 회로를 포함하며, 상기 방전 신호와 상기 프리챠지 신호는 어드레스가 변화될 때마다 순차적으로 활성화되는 것을 특징으로 하는 감지 증폭 회로.
제 7 항에 있어서,

상기 방전 회로는 상기 감지 노드와 접지 전압 사이에 연결되며 상기 방전 신호에 의해서 제어되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 감지 증폭 회로.
제 7 항에 있어서,

상기 프리챠지 회로는

상기 프리챠지 신호를 입력받는 인버터와;

상기 인버터의 출력을 받아들이도록 연결된 게이트와 전원 전압에 연결된 소오스를 갖는 제 1 PMOS 트랜지스터와; 그리고

상기 제 1 PMOS 트랜지스터의 드레인에 연결된 소오스 및 상기 감지 노드에 공통으로 연결된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 감지 증폭 회로.