JP2003331591A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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Abstract
(57)【要約】
【課題】 低い電源電圧の動作条件下でビットライン放
電時間を短縮でき、動作速度を向上させることができる
半導体メモリ装置を提供する。 【解決手段】 読み出し／書き込み動作が実行される前
に、ビットラインの電圧を放電するビットライン放電回
路１６０を含む。ビットライン放電回路１６０はビット
ラインと接地電圧との間に直列連結される高電圧及び低
電圧トランジスタＤＴＲ００〜ＤＴＲｘ０，ＤＴＲ０１
〜ＤＴＲｘ１で構成される。高電圧トランジスタＤＴＲ
００〜ＤＴＲｘ０は高電圧Ｖｐｐによってスイッチオン
／オフされ、低電圧トランジスタＤＴＲ０１〜ＤＴＲｘ
１は放電信号ＢＬＤＩＳ０〜ＢＬＤＩＳｎによってスイ
ッチオン／オフされる。
電時間を短縮でき、動作速度を向上させることができる
半導体メモリ装置を提供する。 【解決手段】 読み出し／書き込み動作が実行される前
に、ビットラインの電圧を放電するビットライン放電回
路１６０を含む。ビットライン放電回路１６０はビット
ラインと接地電圧との間に直列連結される高電圧及び低
電圧トランジスタＤＴＲ００〜ＤＴＲｘ０，ＤＴＲ０１
〜ＤＴＲｘ１で構成される。高電圧トランジスタＤＴＲ
００〜ＤＴＲｘ０は高電圧Ｖｐｐによってスイッチオン
／オフされ、低電圧トランジスタＤＴＲ０１〜ＤＴＲｘ
１は放電信号ＢＬＤＩＳ０〜ＢＬＤＩＳｎによってスイ
ッチオン／オフされる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものであり、さらに具体的には、低い動作電圧
（例えば、約１．８Ｖ）で動作する低電圧半導体メモリ
装置に関するものである。
関するものであり、さらに具体的には、低い動作電圧
（例えば、約１．８Ｖ）で動作する低電圧半導体メモリ
装置に関するものである。
【０００２】
【従来の技術】多様な電子装置が移動の便宜のために、
バッテリによって動作するように、そして小さいサイズ
を有するように設計されてきている。ＡＣ電源に代えて
バッテリを利用する場合に、電子装置の電力消耗がかな
り考慮されなければならない。なぜなら、電力消耗は電
子装置の動作時間と密接な関係があるからである。
バッテリによって動作するように、そして小さいサイズ
を有するように設計されてきている。ＡＣ電源に代えて
バッテリを利用する場合に、電子装置の電力消耗がかな
り考慮されなければならない。なぜなら、電力消耗は電
子装置の動作時間と密接な関係があるからである。
【０００３】
【発明が解決しようとする課題】電子装置の動作時間を
増加させることができる方法のうち一つはバッテリの容
量を増加させることである。しかし、バッテリの容量を
増加させるためには、必然にバッテリのサイズが大きく
なければならない。これは電子装置の小型化にはずれ
る。電子装置の動作時間を増加させることができる他の
方法は、電子装置の動作電圧（または電源電圧）を低め
ることである。電子装置が低い電源電圧で動作する場合
に考慮する事項は、電子装置の動作速度である。したが
って、電子装置の電源電圧が低くなっても、電子装置の
動作速度が相対的に低下することを防止する技術が非常
に重要である。
増加させることができる方法のうち一つはバッテリの容
量を増加させることである。しかし、バッテリの容量を
増加させるためには、必然にバッテリのサイズが大きく
なければならない。これは電子装置の小型化にはずれ
る。電子装置の動作時間を増加させることができる他の
方法は、電子装置の動作電圧（または電源電圧）を低め
ることである。電子装置が低い電源電圧で動作する場合
に考慮する事項は、電子装置の動作速度である。したが
って、電子装置の電源電圧が低くなっても、電子装置の
動作速度が相対的に低下することを防止する技術が非常
に重要である。
【０００４】本発明の目的は、低い電源電圧の動作の条
件下で、動作速度を向上させることができる半導体メモ
リ装置を提供することにある。
件下で、動作速度を向上させることができる半導体メモ
リ装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の特徴によると、
半導体メモリ装置は、メモリセルに連結されたビットラ
インと、第１トランジスタを通じて前記ビットラインに
連結された感知増幅器と、前記ビットラインに連結さ
れ、放電信号に応答して前記ビットラインの電圧を放電
する放電回路とを含む。前記放電回路は前記ビットライ
ンと第１電圧との間に直列連結される第２及び第３トラ
ンジスタを含み、前記第２トランジスタのゲートは第２
電圧に連結され、前記第３トランジスタのゲートは前記
放電信号に連結されている。ここで、前記第１電圧は接
地電圧であり、前記第２電圧は電源電圧より高い電圧で
ある。前記第１及び第２トランジスタの各々は約０．９
Ｖのしきい値電圧を有する高電圧トランジスタであり、
前記第３トランジスタは約０．６Ｖのしきい値電圧を有
する低電圧トランジスタである。このような前記半導体
メモリ装置は約１．８Ｖの電源電圧で動作する。
半導体メモリ装置は、メモリセルに連結されたビットラ
インと、第１トランジスタを通じて前記ビットラインに
連結された感知増幅器と、前記ビットラインに連結さ
れ、放電信号に応答して前記ビットラインの電圧を放電
する放電回路とを含む。前記放電回路は前記ビットライ
ンと第１電圧との間に直列連結される第２及び第３トラ
ンジスタを含み、前記第２トランジスタのゲートは第２
電圧に連結され、前記第３トランジスタのゲートは前記
放電信号に連結されている。ここで、前記第１電圧は接
地電圧であり、前記第２電圧は電源電圧より高い電圧で
ある。前記第１及び第２トランジスタの各々は約０．９
Ｖのしきい値電圧を有する高電圧トランジスタであり、
前記第３トランジスタは約０．６Ｖのしきい値電圧を有
する低電圧トランジスタである。このような前記半導体
メモリ装置は約１．８Ｖの電源電圧で動作する。
【０００６】本発明の他の特徴によると、不揮発性半導
体メモリ装置はメモリセルアレイを含み、このアレイは
複数のワードライン、複数のビットライン、及び前記ワ
ードラインと前記ビットラインの交差領域にマトリック
ス形態に配列された複数のメモリセルを有する。前記ビ
ットラインは複数の入出力グループに分けられる。行選
択回路は行アドレス情報に応答して前記ワードラインの
うち少なくとも一つを選択し、列選択回路は列選択情報
に応答して前記各入出力グループのビットラインのうち
一つを選択する。放電制御回路はアドレス遷移検出情報
と列アドレス情報に応答して前記各グループのビットラ
インに各々対応する放電信号を発生する。放電回路は前
記放電信号に応答して前記ビットラインの電圧を放電す
る。この放電回路は前記ビットラインの入出力グループ
に各々対応する複数のビットライン放電ユニットを含
む。そのビットライン放電ユニットの各々は対応するビ
ットラインと接地電圧との間に直列連結された第１及び
第２トランジスタで構成され、第１トランジスタのゲー
トは電源電圧より高い電圧に連結され、第２トランジス
タのゲートは対応する放電信号を受け入れるように連結
される。ここで、前記第１トランジスタは約０．９Ｖの
しきい値電圧を有する高電圧トランジスタで構成され、
前記第２トランジスタは約０．６Ｖのしきい値電圧を有
する低電圧トランジスタで構成される。このような前記
不揮発性メモリ装置は約１．８Ｖの電源電圧で動作す
る。
体メモリ装置はメモリセルアレイを含み、このアレイは
複数のワードライン、複数のビットライン、及び前記ワ
ードラインと前記ビットラインの交差領域にマトリック
ス形態に配列された複数のメモリセルを有する。前記ビ
ットラインは複数の入出力グループに分けられる。行選
択回路は行アドレス情報に応答して前記ワードラインの
うち少なくとも一つを選択し、列選択回路は列選択情報
に応答して前記各入出力グループのビットラインのうち
一つを選択する。放電制御回路はアドレス遷移検出情報
と列アドレス情報に応答して前記各グループのビットラ
インに各々対応する放電信号を発生する。放電回路は前
記放電信号に応答して前記ビットラインの電圧を放電す
る。この放電回路は前記ビットラインの入出力グループ
に各々対応する複数のビットライン放電ユニットを含
む。そのビットライン放電ユニットの各々は対応するビ
ットラインと接地電圧との間に直列連結された第１及び
第２トランジスタで構成され、第１トランジスタのゲー
トは電源電圧より高い電圧に連結され、第２トランジス
タのゲートは対応する放電信号を受け入れるように連結
される。ここで、前記第１トランジスタは約０．９Ｖの
しきい値電圧を有する高電圧トランジスタで構成され、
前記第２トランジスタは約０．６Ｖのしきい値電圧を有
する低電圧トランジスタで構成される。このような前記
不揮発性メモリ装置は約１．８Ｖの電源電圧で動作す
る。
【０００７】本発明のさらに他の特徴によると、不揮発
性半導体メモリ装置は、複数のメモリブロックに分けら
れ、各メモリブロックは複数のワードライン、複数のセ
グメントに分けられた複数のローカルビットライン、及
び前記ワードラインと前記ローカルビットラインの交差
領域にマトリックス形態に配列された複数のメモリセル
を有するメモリセルアレイと、前記各メモリブロックの
ローカルビットラインセグメントに各々対応し、複数の
入出力グループに分けられる複数のグローバルビットラ
インと、前記メモリブロックの各々に対応し、各々が対
応するメモリブロック内の各セグメントのローカルビッ
トラインうち一つを選択する複数の第１列選択回路と、
前記各入出力グループ内のグローバルビットラインのう
ち一つを選択し、選択されたグローバルビットラインを
対応するデータラインに連結する第２列選択回路と、ア
ドレス遷移検出情報と列アドレス情報に応答して放電信
号を発生する放電制御回路と、前記放電信号に応答して
前記グローバルビットラインの電圧を放電する放電回路
とを含む。前記放電回路は前記グローバルビットライン
の入出力グループに各々対応する複数のビットライン放
電ユニットを含み、そのビットライン放電ユニットの各
々は対応するグローバルビットラインと接地電圧との間
に直列連結された第１及び第２トランジスタを含み、第
１トランジスタのゲートは電源電圧より高い電圧に連結
され、第２トランジスタのゲートは対応する放電信号を
受け入れるように連結される。
性半導体メモリ装置は、複数のメモリブロックに分けら
れ、各メモリブロックは複数のワードライン、複数のセ
グメントに分けられた複数のローカルビットライン、及
び前記ワードラインと前記ローカルビットラインの交差
領域にマトリックス形態に配列された複数のメモリセル
を有するメモリセルアレイと、前記各メモリブロックの
ローカルビットラインセグメントに各々対応し、複数の
入出力グループに分けられる複数のグローバルビットラ
インと、前記メモリブロックの各々に対応し、各々が対
応するメモリブロック内の各セグメントのローカルビッ
トラインうち一つを選択する複数の第１列選択回路と、
前記各入出力グループ内のグローバルビットラインのう
ち一つを選択し、選択されたグローバルビットラインを
対応するデータラインに連結する第２列選択回路と、ア
ドレス遷移検出情報と列アドレス情報に応答して放電信
号を発生する放電制御回路と、前記放電信号に応答して
前記グローバルビットラインの電圧を放電する放電回路
とを含む。前記放電回路は前記グローバルビットライン
の入出力グループに各々対応する複数のビットライン放
電ユニットを含み、そのビットライン放電ユニットの各
々は対応するグローバルビットラインと接地電圧との間
に直列連結された第１及び第２トランジスタを含み、第
１トランジスタのゲートは電源電圧より高い電圧に連結
され、第２トランジスタのゲートは対応する放電信号を
受け入れるように連結される。
【０００８】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【０００９】図１は一般的な不揮発性半導体メモリ装置
の読み出し経路を形成する回路構成を示す図である。不
揮発性半導体メモリ装置は、例えば、ＮＯＲフラッシュ
メモリ装置として、メモリセルＭＣを含み、このメモリ
セルＭＣはフローティングゲートトランジスタを利用し
て実現する。フローティングゲートトランジスタは接地
されたソース、ビットラインに連結されるドレイン、浮
遊ゲート、及びワードラインＷＬに連結される制御ゲー
トを有する。ビットラインＢＬはＮＭＯＳトランジスタ
Ｍ１を通じて感知増幅器ＳＡ及び書き込みドライバＷＤ
に連結され、前記ＮＭＯＳトランジスタＭ１はＹＡ信号
に従ってターン／オフされる。ビットラインＢＬと接地
電圧ＧＮＤとの間には放電トランジスタとして、ＮＭＯ
ＳトランジスタＭ２が連結され、このＮＭＯＳトランジ
スタＭ２はＤＩＳ信号に従ってターン／オフされる。
の読み出し経路を形成する回路構成を示す図である。不
揮発性半導体メモリ装置は、例えば、ＮＯＲフラッシュ
メモリ装置として、メモリセルＭＣを含み、このメモリ
セルＭＣはフローティングゲートトランジスタを利用し
て実現する。フローティングゲートトランジスタは接地
されたソース、ビットラインに連結されるドレイン、浮
遊ゲート、及びワードラインＷＬに連結される制御ゲー
トを有する。ビットラインＢＬはＮＭＯＳトランジスタ
Ｍ１を通じて感知増幅器ＳＡ及び書き込みドライバＷＤ
に連結され、前記ＮＭＯＳトランジスタＭ１はＹＡ信号
に従ってターン／オフされる。ビットラインＢＬと接地
電圧ＧＮＤとの間には放電トランジスタとして、ＮＭＯ
ＳトランジスタＭ２が連結され、このＮＭＯＳトランジ
スタＭ２はＤＩＳ信号に従ってターン／オフされる。
【００１０】ＮＯＲフラッシュメモリ装置の場合に、読
み出し／消去／プログラム動作が実行される前に、ビッ
トライン放電動作が実行され、これはＤＩＳ信号に制御
されるＮＭＯＳトランジスタＭ２を通じて実行される。
以後、読み出し動作時に、感知増幅器ＳＡはメモリセル
ＭＣに従って可変するビットラインＢＬの電圧変化を感
知する。プログラム動作時に、書き込みドライバＷＤは
ビットラインＢＬに電源電圧より高い電圧（例えば、５
Ｖ〜６Ｖ）を供給する。よく知られたように、ＮＯＲフ
ラッシュメモリ装置のメモリセルＭＣはホットエレクト
ロンインジェクション（ｈｏｔ ｅｌｅｃｔｒｏｎ ｉ
ｎｊｅｃｔｉｏｎ）を通じてプログラムされ、Ｆ−Ｎト
ンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎ
ｎｅｌｉｎｇ）を通じて消去される。プログラム及び消
去方法はＵ．Ｓ ＰａｔｅｎｔＮｏ． ６，３４７，０
５３に“Ｎｏｎｖｉｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｄ
ｅｖｉｃｅ Ｈａｖｉｎｇ Ｉｍｐｒｏｖｅｄ Ｔｈｒ
ｅｓｈｏｌｄ Ｖｏｌｔａｇｅｓ Ｉｎ Ｅｒａｓｉｎ
ｇ Ａｎｄ Ｐｒｏｇｒａｍｍｉｎｇ Ｏｐｅｒａｔｉ
ｏｎｓ”というタイトルで、そしてＵ．Ｓ Ｐａｔｅｎ
ｔ Ｎｏ．６，１５７，５７５に“Ｎｏｎｖｏｌａｔｉ
ｌｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ａｎｄ Ｏｐｅｒ
ａｔｉｎｇ Ｍｅｔｈｏｄ Ｔｈｅｒｅｏｆ”というタ
イトルで各々開示されており、リファレンスとして含ま
れる。
み出し／消去／プログラム動作が実行される前に、ビッ
トライン放電動作が実行され、これはＤＩＳ信号に制御
されるＮＭＯＳトランジスタＭ２を通じて実行される。
以後、読み出し動作時に、感知増幅器ＳＡはメモリセル
ＭＣに従って可変するビットラインＢＬの電圧変化を感
知する。プログラム動作時に、書き込みドライバＷＤは
ビットラインＢＬに電源電圧より高い電圧（例えば、５
Ｖ〜６Ｖ）を供給する。よく知られたように、ＮＯＲフ
ラッシュメモリ装置のメモリセルＭＣはホットエレクト
ロンインジェクション（ｈｏｔ ｅｌｅｃｔｒｏｎ ｉ
ｎｊｅｃｔｉｏｎ）を通じてプログラムされ、Ｆ−Ｎト
ンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎ
ｎｅｌｉｎｇ）を通じて消去される。プログラム及び消
去方法はＵ．Ｓ ＰａｔｅｎｔＮｏ． ６，３４７，０
５３に“Ｎｏｎｖｉｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｄ
ｅｖｉｃｅ Ｈａｖｉｎｇ Ｉｍｐｒｏｖｅｄ Ｔｈｒ
ｅｓｈｏｌｄ Ｖｏｌｔａｇｅｓ Ｉｎ Ｅｒａｓｉｎ
ｇ Ａｎｄ Ｐｒｏｇｒａｍｍｉｎｇ Ｏｐｅｒａｔｉ
ｏｎｓ”というタイトルで、そしてＵ．Ｓ Ｐａｔｅｎ
ｔ Ｎｏ．６，１５７，５７５に“Ｎｏｎｖｏｌａｔｉ
ｌｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ａｎｄ Ｏｐｅｒ
ａｔｉｎｇ Ｍｅｔｈｏｄ Ｔｈｅｒｅｏｆ”というタ
イトルで各々開示されており、リファレンスとして含ま
れる。
【００１１】先の説明のように、プログラム動作時に、
ビットラインＢＬに高電圧が印加されるので、データ入
出力経路上のトランジスタは高電圧耐性が増加するよう
に、厚いゲート酸化膜を有するトランジスタ（以下、
“高電圧トランジスタ”という）を利用して実現されな
ければならない。すなわち、図１のＮＭＯＳトランジス
タＭ１，Ｍ２は高電圧トランジスタを利用して実現され
る。
ビットラインＢＬに高電圧が印加されるので、データ入
出力経路上のトランジスタは高電圧耐性が増加するよう
に、厚いゲート酸化膜を有するトランジスタ（以下、
“高電圧トランジスタ”という）を利用して実現されな
ければならない。すなわち、図１のＮＭＯＳトランジス
タＭ１，Ｍ２は高電圧トランジスタを利用して実現され
る。
【００１２】高電圧トランジスタが低電圧トランジスタ
に比べてかなり厚いゲート酸化膜を使用するので、高電
圧トランジスタのしきい値電圧（例えば、０．９Ｖ）は
低電圧トランジスタのしきい値電圧（例えば、０．６
Ｖ）より高い。ビットラインＢＬの電圧を放電するため
のＮＭＯＳトランジスタＭ２が高電圧トランジスタで構
成される時に、ビットラインＢＬを放電するのにかかる
時間（以下、“ビットライン放電時間”という）はＮＭ
ＯＳトランジスタＭ２が低電圧トランジスタで構成され
る時のビットライン放電時間より相対的に長くなる。こ
のような現象は、電源電圧が低くなることによって、さ
らに深化される。ビットライン放電時間の増加は、動作
速度を低下させる一要因になる。ＮＭＯＳトランジスタ
Ｍ２を低電圧トランジスタで構成した場合は、ビットラ
インに高電圧が印加される時に、ＮＭＯＳトランジスタ
にブレークダウンが発生する。したがって、放電トラン
ジスタＭ２は高電圧トランジスタで構成されなければな
らない。
に比べてかなり厚いゲート酸化膜を使用するので、高電
圧トランジスタのしきい値電圧（例えば、０．９Ｖ）は
低電圧トランジスタのしきい値電圧（例えば、０．６
Ｖ）より高い。ビットラインＢＬの電圧を放電するため
のＮＭＯＳトランジスタＭ２が高電圧トランジスタで構
成される時に、ビットラインＢＬを放電するのにかかる
時間（以下、“ビットライン放電時間”という）はＮＭ
ＯＳトランジスタＭ２が低電圧トランジスタで構成され
る時のビットライン放電時間より相対的に長くなる。こ
のような現象は、電源電圧が低くなることによって、さ
らに深化される。ビットライン放電時間の増加は、動作
速度を低下させる一要因になる。ＮＭＯＳトランジスタ
Ｍ２を低電圧トランジスタで構成した場合は、ビットラ
インに高電圧が印加される時に、ＮＭＯＳトランジスタ
にブレークダウンが発生する。したがって、放電トラン
ジスタＭ２は高電圧トランジスタで構成されなければな
らない。
【００１３】図２は本発明の望ましい実施形態による不
揮発性半導体メモリ装置を示すブロック図である。図２
を参照すると、本発明による不揮発性半導体メモリ装置
１００はＮＯＲフラッシュメモリ装置として、メモリセ
ルアレイ１１０を含む。このメモリセルアレイ１１０は
行方向に沿って並列に配列した複数のワードラインＷＬ
０−ＷＬｉ、列方向に沿って並列に配列した複数のビッ
トライン（ＢＬ００〜ＢＬ０ｊ）−（ＢＬｘ０〜ＢＬｘ
ｊ）及びワードラインとビットラインの交差領域に各々
配列される複数のメモリセルＭＣを含む。メモリセルア
レイ１１０に配列されたビットラインは複数の入出力グ
ループ（ＢＬ００〜ＢＬ０ｊ）（ＢＬ１０〜ＢＬ１ｊ）
…、（ＢＬｘ０〜ＢＬｘｊ）に区分される。
揮発性半導体メモリ装置を示すブロック図である。図２
を参照すると、本発明による不揮発性半導体メモリ装置
１００はＮＯＲフラッシュメモリ装置として、メモリセ
ルアレイ１１０を含む。このメモリセルアレイ１１０は
行方向に沿って並列に配列した複数のワードラインＷＬ
０−ＷＬｉ、列方向に沿って並列に配列した複数のビッ
トライン（ＢＬ００〜ＢＬ０ｊ）−（ＢＬｘ０〜ＢＬｘ
ｊ）及びワードラインとビットラインの交差領域に各々
配列される複数のメモリセルＭＣを含む。メモリセルア
レイ１１０に配列されたビットラインは複数の入出力グ
ループ（ＢＬ００〜ＢＬ０ｊ）（ＢＬ１０〜ＢＬ１ｊ）
…、（ＢＬｘ０〜ＢＬｘｊ）に区分される。
【００１４】続いて、図２を参照すると、ワードライン
ＷＬ０−ＷＬｉは行デコーダ回路１２０に連結され、こ
の行デコーダ回路１２０は行アドレス情報ＲＡに応答し
て前記ワードラインＷＬ０〜ＷＬｉのうちいずれか一つ
を選択する。図示しないが、前記行デコーダ回路１２０
はポンプ回路として、高電圧発生器から高電圧を受け入
れ、前記選択されたワードラインに前記高電圧を伝達す
る。前記ビットラインは列パスゲート回路１３０に連結
され、この列パスゲート回路１３０は列デコーダ回路１
４０から出力される列選択信号Ｙ０−Ｙｎに応答して各
入出力グループのビットラインのうち一つを選択し、選
択されたビットラインを対応するデータラインＤＬ０−
ＤＬｎに各々連結する。データラインＤＬ０−ＤＬｎは
感知増幅器及び書き込みドライバ回路１５０に連結され
ている。
ＷＬ０−ＷＬｉは行デコーダ回路１２０に連結され、こ
の行デコーダ回路１２０は行アドレス情報ＲＡに応答し
て前記ワードラインＷＬ０〜ＷＬｉのうちいずれか一つ
を選択する。図示しないが、前記行デコーダ回路１２０
はポンプ回路として、高電圧発生器から高電圧を受け入
れ、前記選択されたワードラインに前記高電圧を伝達す
る。前記ビットラインは列パスゲート回路１３０に連結
され、この列パスゲート回路１３０は列デコーダ回路１
４０から出力される列選択信号Ｙ０−Ｙｎに応答して各
入出力グループのビットラインのうち一つを選択し、選
択されたビットラインを対応するデータラインＤＬ０−
ＤＬｎに各々連結する。データラインＤＬ０−ＤＬｎは
感知増幅器及び書き込みドライバ回路１５０に連結され
ている。
【００１５】前記列パスゲート回路１３０は前記データ
ラインＤＬ０−ＤＬｎ（またはビットラインの入出力グ
ループ）に各々対応する複数の列パスゲートグループで
構成される。各列パスゲートグループは対応する入出力
グループのビットラインに各々対応する複数のＮＭＯＳ
トランジスタを含む。例えば、データラインＤＬ０に対
応する列パスゲートグループはＮＭＯＳトランジスタＰ
ＴＲ００−ＰＴＲ０ｊを含む。ＮＭＯＳトランジスタＰ
ＴＲ００−ＰＴＲ０ｊは対応するビットラインＢＬ００
−ＢＬ０ｊとデータラインＤＬ０との間に並列に連結さ
れ、対応する列選択信号Ｙ０−Ｙｎによって各々ターン
オン／オフされる。データラインＤＬ１に対応する列パ
スゲートグループはＮＭＯＳトランジスタＰＴＲ１０−
ＰＴＲ１ｊを含む。ＮＭＯＳトランジスタＰＴＲ１０−
ＰＴＲ１ｊは対応するビットラインＢＬ１０−ＢＬ１ｊ
とデータラインＤＬ１との間に並列に連結され、対応す
る列選択信号Ｙ０−Ｙｎによって各々ターンオン／オフ
される。同様に、データラインＤＬｎに対応する列パス
ゲートグループはＮＭＯＳトランジスタＰＴＲｘ０−Ｐ
ＴＲｘｊを含む。ＮＭＯＳトランジスタＰＴＲｘ０−Ｐ
ＴＲｘｊは対応するビットラインＢＬｘ０−ＢＬｘｊと
データラインＤＬｎとの間に並列に連結され、対応する
列選択信号Ｙ０−Ｙｎによって各々ターンオン／オフさ
れる。
ラインＤＬ０−ＤＬｎ（またはビットラインの入出力グ
ループ）に各々対応する複数の列パスゲートグループで
構成される。各列パスゲートグループは対応する入出力
グループのビットラインに各々対応する複数のＮＭＯＳ
トランジスタを含む。例えば、データラインＤＬ０に対
応する列パスゲートグループはＮＭＯＳトランジスタＰ
ＴＲ００−ＰＴＲ０ｊを含む。ＮＭＯＳトランジスタＰ
ＴＲ００−ＰＴＲ０ｊは対応するビットラインＢＬ００
−ＢＬ０ｊとデータラインＤＬ０との間に並列に連結さ
れ、対応する列選択信号Ｙ０−Ｙｎによって各々ターン
オン／オフされる。データラインＤＬ１に対応する列パ
スゲートグループはＮＭＯＳトランジスタＰＴＲ１０−
ＰＴＲ１ｊを含む。ＮＭＯＳトランジスタＰＴＲ１０−
ＰＴＲ１ｊは対応するビットラインＢＬ１０−ＢＬ１ｊ
とデータラインＤＬ１との間に並列に連結され、対応す
る列選択信号Ｙ０−Ｙｎによって各々ターンオン／オフ
される。同様に、データラインＤＬｎに対応する列パス
ゲートグループはＮＭＯＳトランジスタＰＴＲｘ０−Ｐ
ＴＲｘｊを含む。ＮＭＯＳトランジスタＰＴＲｘ０−Ｐ
ＴＲｘｊは対応するビットラインＢＬｘ０−ＢＬｘｊと
データラインＤＬｎとの間に並列に連結され、対応する
列選択信号Ｙ０−Ｙｎによって各々ターンオン／オフさ
れる。
【００１６】本発明によるＮＯＲフラッシュメモリ装置
１００は放電回路１６０と放電制御回路１７０をさらに
含む。前記放電回路１６０は入出力グループのビットラ
インに連結され、前記放電制御回路１７０からの放電信
号ＢＬＤＩＳ０−ＢＬＤＩＳｎに応答して前記ビットラ
インの電圧を放電する。この放電回路１６０は前記ビッ
トラインの入出力グループに各々対応する放電ユニット
に区分され、各放電ユニットは複数のＮＭＯＳトランジ
スタを含む。例えば、第１入出力グループに対応する放
電ユニットは第１入出力グループの各ビットラインＢＬ
００−ＢＬ０ｊと接地電圧との間に直列連結される二つ
のＮＭＯＳトランジスタＤＴＲ００，ＤＴＲ０１を含
む。第２入出力グループに対応する放電ユニットは第２
入出力グループの各ビットラインＢＬ１０−ＢＬ１ｊと
接地電圧との間に直列連結される二つのＮＭＯＳトラン
ジスタＤＴＲ１０，ＤＴＲ１１を含む。そして、最後の
入出力グループに対応する放電ユニットは最後の入出力
グループの各ビットラインＢＬｘ０−ＢＬｘｊと接地電
圧との間に直列連結される二つのＮＭＯＳトランジスタ
ＤＴＲｘ０，ＤＴＲｘ１を含む。
１００は放電回路１６０と放電制御回路１７０をさらに
含む。前記放電回路１６０は入出力グループのビットラ
インに連結され、前記放電制御回路１７０からの放電信
号ＢＬＤＩＳ０−ＢＬＤＩＳｎに応答して前記ビットラ
インの電圧を放電する。この放電回路１６０は前記ビッ
トラインの入出力グループに各々対応する放電ユニット
に区分され、各放電ユニットは複数のＮＭＯＳトランジ
スタを含む。例えば、第１入出力グループに対応する放
電ユニットは第１入出力グループの各ビットラインＢＬ
００−ＢＬ０ｊと接地電圧との間に直列連結される二つ
のＮＭＯＳトランジスタＤＴＲ００，ＤＴＲ０１を含
む。第２入出力グループに対応する放電ユニットは第２
入出力グループの各ビットラインＢＬ１０−ＢＬ１ｊと
接地電圧との間に直列連結される二つのＮＭＯＳトラン
ジスタＤＴＲ１０，ＤＴＲ１１を含む。そして、最後の
入出力グループに対応する放電ユニットは最後の入出力
グループの各ビットラインＢＬｘ０−ＢＬｘｊと接地電
圧との間に直列連結される二つのＮＭＯＳトランジスタ
ＤＴＲｘ０，ＤＴＲｘ１を含む。
【００１７】ここで、各ビットラインと接地電圧との間
に直列連結されたＮＭＯＳトランジスタは各々高電圧ト
ランジスタと低電圧トランジスタとを含む。例えば、ド
レインが対応するビットラインに連結されたＮＭＯＳト
ランジスタは高電圧トランジスタであり、ソースが接地
電圧に連結されたＮＭＯＳトランジスタは低電圧トラン
ジスタである。高電圧トランジスタであるＮＭＯＳトラ
ンジスタＤＴＲ００，ＤＴＲ１０，…，ＤＴＲｘ０のゲ
ートは高電圧Ｖｐｐに連結されている。低電圧トランジ
スタである各放電ユニットのＮＭＯＳトランジスタＤＴ
Ｒ０１，ＤＴＲ１１，…，ＤＴＲｘ１は対応する放電信
号ＢＬＤＩＳ０−ＢＬＤＩＳｎによって各々ターンオン
／オフされる。高電圧Ｖｐｐは図示しないが、ポンプ回
路で生成される。
に直列連結されたＮＭＯＳトランジスタは各々高電圧ト
ランジスタと低電圧トランジスタとを含む。例えば、ド
レインが対応するビットラインに連結されたＮＭＯＳト
ランジスタは高電圧トランジスタであり、ソースが接地
電圧に連結されたＮＭＯＳトランジスタは低電圧トラン
ジスタである。高電圧トランジスタであるＮＭＯＳトラ
ンジスタＤＴＲ００，ＤＴＲ１０，…，ＤＴＲｘ０のゲ
ートは高電圧Ｖｐｐに連結されている。低電圧トランジ
スタである各放電ユニットのＮＭＯＳトランジスタＤＴ
Ｒ０１，ＤＴＲ１１，…，ＤＴＲｘ１は対応する放電信
号ＢＬＤＩＳ０−ＢＬＤＩＳｎによって各々ターンオン
／オフされる。高電圧Ｖｐｐは図示しないが、ポンプ回
路で生成される。
【００１８】前記放電制御回路１７０はアドレス遷移検
出情報と列アドレス情報に応答して放電信号ＢＬＤＩＳ
０−ＢＬＤＩＳｎを出力する。この実施形態において、
ビットライン放電区間で放電信号ＢＬＤＩＳ０−ＢＬＤ
ＩＳｎは全部ハイレベルを有する。その次に、放電信号
ＢＬＤＩＳ０−ＢＬＤＩＳｎのうち選択されたビットラ
インに対応する放電信号はローレベルに非活性化される
一方、残りの放電信号は続けてハイレベルを維持する。
これは各入出力グループの選択されたビットラインを除
いた選択されないビットラインが対応する高電圧及び低
電圧トランジスタを通じて接地電圧に連結されることを
意味する。
出情報と列アドレス情報に応答して放電信号ＢＬＤＩＳ
０−ＢＬＤＩＳｎを出力する。この実施形態において、
ビットライン放電区間で放電信号ＢＬＤＩＳ０−ＢＬＤ
ＩＳｎは全部ハイレベルを有する。その次に、放電信号
ＢＬＤＩＳ０−ＢＬＤＩＳｎのうち選択されたビットラ
インに対応する放電信号はローレベルに非活性化される
一方、残りの放電信号は続けてハイレベルを維持する。
これは各入出力グループの選択されたビットラインを除
いた選択されないビットラインが対応する高電圧及び低
電圧トランジスタを通じて接地電圧に連結されることを
意味する。
【００１９】図３は本発明による不揮発性半導体メモリ
装置１００のビットライン放電動作を説明するための動
作タイミング図である。先の説明のように、読み出し／
書き込み動作が実行される前に、以前に実行された読み
出し／書き込み動作の間選択されたビットラインの電圧
は放電されなければならない。以前の読み出し／書き込
み動作が終了し、次の読み出し／書き込み動作を実行す
るために、アドレス情報が変わり、そのようなアドレス
情報の変化はアドレス遷移検出回路（図示せず）によっ
て検出される。放電制御回路１７０はアドレス遷移検出
情報と列アドレス情報に応答して放電信号ＢＬＤＩＳ０
−ＢＬＤＩＳｎを出力する。
装置１００のビットライン放電動作を説明するための動
作タイミング図である。先の説明のように、読み出し／
書き込み動作が実行される前に、以前に実行された読み
出し／書き込み動作の間選択されたビットラインの電圧
は放電されなければならない。以前の読み出し／書き込
み動作が終了し、次の読み出し／書き込み動作を実行す
るために、アドレス情報が変わり、そのようなアドレス
情報の変化はアドレス遷移検出回路（図示せず）によっ
て検出される。放電制御回路１７０はアドレス遷移検出
情報と列アドレス情報に応答して放電信号ＢＬＤＩＳ０
−ＢＬＤＩＳｎを出力する。
【００２０】この実施形態において、各入出力グループ
の第１ビットラインが以前及び現在の読み出し動作で連
続的に選択されると仮定すれば、選択されたビットライ
ンの電圧は読み出し動作が実行される前に放電されるべ
きである。このために、放電制御回路１７０はアドレス
遷移検出情報と列アドレス情報に応答して選択されたビ
ットラインに対応する放電信号ＢＬＤＩＳ０をハイレベ
ルに活性化させる。放電信号ＢＬＤＩＳ０がハイレベル
になることによって、以前の読み出し／書き込み動作で
選択されたビットライン（例えば、ＢＬ００）に印加さ
れた電圧が放電回路１６０のＮＭＯＳトランジスタＤＴ
Ｒ００,ＤＴＲ０１を通じて放電される。選択されたビ
ットラインの電圧が全部放電された後には、活性化され
た放電信号ＢＬＤＩＳ０がローレベルに非活性化され
る。この時に、図３に示したように、残りの放電信号Ｂ
ＬＤＩＳ１−ＢＬＤＩＳｎは続けてハイレベルに維持さ
れる。以後、よく知られた方法に従って読み出し／書き
込み動作が実質的に実行される。
の第１ビットラインが以前及び現在の読み出し動作で連
続的に選択されると仮定すれば、選択されたビットライ
ンの電圧は読み出し動作が実行される前に放電されるべ
きである。このために、放電制御回路１７０はアドレス
遷移検出情報と列アドレス情報に応答して選択されたビ
ットラインに対応する放電信号ＢＬＤＩＳ０をハイレベ
ルに活性化させる。放電信号ＢＬＤＩＳ０がハイレベル
になることによって、以前の読み出し／書き込み動作で
選択されたビットライン（例えば、ＢＬ００）に印加さ
れた電圧が放電回路１６０のＮＭＯＳトランジスタＤＴ
Ｒ００,ＤＴＲ０１を通じて放電される。選択されたビ
ットラインの電圧が全部放電された後には、活性化され
た放電信号ＢＬＤＩＳ０がローレベルに非活性化され
る。この時に、図３に示したように、残りの放電信号Ｂ
ＬＤＩＳ１−ＢＬＤＩＳｎは続けてハイレベルに維持さ
れる。以後、よく知られた方法に従って読み出し／書き
込み動作が実質的に実行される。
【００２１】本発明による放電回路の場合は、ビットラ
インの電圧を放電するために、高電圧及び低電圧トラン
ジスタがビットラインと接地電圧との間に直列連結され
る。ここで、高電圧トランジスタのゲートが高電圧Ｖｐ
ｐに固定されているので、高電圧トランジスタは常にタ
ーンオンされている。これによって、選択されたビット
ラインに対応する放電信号が活性化される時に、本発明
によるメモリ装置のビットライン放電時間は、図３に示
したように、図１に示した装置のビットライン放電時間
と比較する場合に、Δｔほど短くなる。さらに具体的に
説明すると、次の通りである。
インの電圧を放電するために、高電圧及び低電圧トラン
ジスタがビットラインと接地電圧との間に直列連結され
る。ここで、高電圧トランジスタのゲートが高電圧Ｖｐ
ｐに固定されているので、高電圧トランジスタは常にタ
ーンオンされている。これによって、選択されたビット
ラインに対応する放電信号が活性化される時に、本発明
によるメモリ装置のビットライン放電時間は、図３に示
したように、図１に示した装置のビットライン放電時間
と比較する場合に、Δｔほど短くなる。さらに具体的に
説明すると、次の通りである。
【００２２】図１に示した放電トランジスタＭ２が高電
圧トランジスタであるので、ＤＩＳ信号がＶ２電圧（高
電圧トランジスタのしきい値電圧）に到達するまでビッ
トラインの電圧は放電されない。すなわち、放電トラン
ジスタＭ２はターンオンされない。一方、本発明の場合
は、高電圧トランジスタが常にターンオンされているの
で、放電信号ＢＬＤＩＳ０がＶ１電圧（低電圧トランジ
スタのしきい値電圧）に到達する時に、ビットライン電
圧が放電され始める。したがって、図３に示したよう
に、本発明の放電回路１６０を使用することによって、
ビットライン放電時間がΔｔほど短縮される。そして、
ビットライン放電時間の短縮は動作速度の向上になる。
圧トランジスタであるので、ＤＩＳ信号がＶ２電圧（高
電圧トランジスタのしきい値電圧）に到達するまでビッ
トラインの電圧は放電されない。すなわち、放電トラン
ジスタＭ２はターンオンされない。一方、本発明の場合
は、高電圧トランジスタが常にターンオンされているの
で、放電信号ＢＬＤＩＳ０がＶ１電圧（低電圧トランジ
スタのしきい値電圧）に到達する時に、ビットライン電
圧が放電され始める。したがって、図３に示したよう
に、本発明の放電回路１６０を使用することによって、
ビットライン放電時間がΔｔほど短縮される。そして、
ビットライン放電時間の短縮は動作速度の向上になる。
【００２３】図４は本発明の他の実施形態による不揮発
性半導体メモリ装置を示すブロック図である。
性半導体メモリ装置を示すブロック図である。
【００２４】図４を参照すると、不揮発性半導体メモリ
装置はメモリセルアレイを含み、そのメモリセルアレイ
は複数のメモリブロックＭＢＬＫ０−ＭＢＬＫｍで構成
される。各メモリブロックは行方向に沿って並列に配列
された複数のワードラインＷＬ０＿ｋ−ＷＬｉ−ｋ、列
方向に沿って並列に配列された複数のローカルビットラ
インＬＢＬ０−ＬＢＬｊ、及びワードラインとビットラ
インとの交差領域に各々配列される複数のメモリセルＭ
Ｃを含む。メモリブロックのビットラインは対応する第
１列選択回路２１０＿０−２１０＿ｍに連結されてい
る。この第１列選択回路２１０＿０−２１０＿ｍは複数
のＮＭＯＳトランジスタＰＴＲ０ａ，ＰＴＲ１ａで構成
され、対応するメモリブロックＭＢＬＫ０−ＭＢＬＫｍ
のローカルビットラインＬＢＬ０−ＬＢＬｊのうち奇数
番目または偶数番目のビットラインを選択し、選択され
たローカルビットラインを対応するグローバルビットラ
インに各々連結する。例えば、第１列選択回路２１０＿
０は対応する列選択信号ＹＡ０＿０，ＹＡ１＿０に応答
して第１メモリブロックＭＢＬｋ０のローカルビットラ
インＬＢＬ０−ＬＢＬｊのうち奇数番目または偶数番目
のローカルビットラインを選択し、選択されたローカル
ビットラインを対応するグローバルビットラインＧＢＬ
０−ＧＢＬｎに各々連結する。
装置はメモリセルアレイを含み、そのメモリセルアレイ
は複数のメモリブロックＭＢＬＫ０−ＭＢＬＫｍで構成
される。各メモリブロックは行方向に沿って並列に配列
された複数のワードラインＷＬ０＿ｋ−ＷＬｉ−ｋ、列
方向に沿って並列に配列された複数のローカルビットラ
インＬＢＬ０−ＬＢＬｊ、及びワードラインとビットラ
インとの交差領域に各々配列される複数のメモリセルＭ
Ｃを含む。メモリブロックのビットラインは対応する第
１列選択回路２１０＿０−２１０＿ｍに連結されてい
る。この第１列選択回路２１０＿０−２１０＿ｍは複数
のＮＭＯＳトランジスタＰＴＲ０ａ，ＰＴＲ１ａで構成
され、対応するメモリブロックＭＢＬＫ０−ＭＢＬＫｍ
のローカルビットラインＬＢＬ０−ＬＢＬｊのうち奇数
番目または偶数番目のビットラインを選択し、選択され
たローカルビットラインを対応するグローバルビットラ
インに各々連結する。例えば、第１列選択回路２１０＿
０は対応する列選択信号ＹＡ０＿０，ＹＡ１＿０に応答
して第１メモリブロックＭＢＬｋ０のローカルビットラ
インＬＢＬ０−ＬＢＬｊのうち奇数番目または偶数番目
のローカルビットラインを選択し、選択されたローカル
ビットラインを対応するグローバルビットラインＧＢＬ
０−ＧＢＬｎに各々連結する。
【００２５】前記グローバルビットラインＧＢＬ０−Ｇ
ＢＬｎは第２列選択回路２２０に連結される。第２列選
択回路２２０は複数のＮＭＯＳトランジスタＰＴＲ０
ｂ，ＰＴＲ１ｂ，ＰＴＲ２ｂを含み、列選択信号ＹＢ０
−ＹＢ２に応答して前記グローバルビットラインＧＢＬ
０−ＧＢＬｎのうち一部を選択する。選択されたグロー
バルビットラインは対応するデータラインＤＬ０−ＤＬ
ｘを通じて感知増幅器及び書き込みドライバ回路２３０
に連結される。グローバルビットラインＧＢＬ０−ＧＢ
Ｌｎはまた放電回路２４０に連結され、この放電回路２
４０は前記グローバルビットライン（またはグローバル
及びローカルビットライン）の電圧を放電する。前記放
電回路２４０は各グローバルビットラインと接地電圧と
の間に直列連結されるＮＭＯＳトランジスタＤＴＲ１
０，ＤＴＲ１２を含む。各グローバルビットラインに対
応する二つのＮＭＯＳトランジスタＤＴＲ１０，ＤＴＲ
１２のうち一つのＮＭＯＳトランジスタＤＴＲ１０は高
電圧トランジスタであり、他の一つのＮＭＯＳトランジ
スタＤＴＲ１２は低電圧トランジスタである。高電圧ト
ランジスタＤＴＲ１０のゲートは高電圧Ｖｐｐに共通に
連結されている。低電圧トランジスタＤＴＲ１２のゲー
トは対応する放電信号ＢＬＤＩＳ０，ＢＬＤＩＳ１，Ｂ
ＬＤＩＳ２に各々連結されている。
ＢＬｎは第２列選択回路２２０に連結される。第２列選
択回路２２０は複数のＮＭＯＳトランジスタＰＴＲ０
ｂ，ＰＴＲ１ｂ，ＰＴＲ２ｂを含み、列選択信号ＹＢ０
−ＹＢ２に応答して前記グローバルビットラインＧＢＬ
０−ＧＢＬｎのうち一部を選択する。選択されたグロー
バルビットラインは対応するデータラインＤＬ０−ＤＬ
ｘを通じて感知増幅器及び書き込みドライバ回路２３０
に連結される。グローバルビットラインＧＢＬ０−ＧＢ
Ｌｎはまた放電回路２４０に連結され、この放電回路２
４０は前記グローバルビットライン（またはグローバル
及びローカルビットライン）の電圧を放電する。前記放
電回路２４０は各グローバルビットラインと接地電圧と
の間に直列連結されるＮＭＯＳトランジスタＤＴＲ１
０，ＤＴＲ１２を含む。各グローバルビットラインに対
応する二つのＮＭＯＳトランジスタＤＴＲ１０，ＤＴＲ
１２のうち一つのＮＭＯＳトランジスタＤＴＲ１０は高
電圧トランジスタであり、他の一つのＮＭＯＳトランジ
スタＤＴＲ１２は低電圧トランジスタである。高電圧ト
ランジスタＤＴＲ１０のゲートは高電圧Ｖｐｐに共通に
連結されている。低電圧トランジスタＤＴＲ１２のゲー
トは対応する放電信号ＢＬＤＩＳ０，ＢＬＤＩＳ１，Ｂ
ＬＤＩＳ２に各々連結されている。
【００２６】図４に示したメモリ装置のビットライン放
電動作は図２に示したものと類似に実行されるので、そ
れに対する説明は省略する。図４に示したメモリ装置も
図２で説明したものと同一の効果を得ることができるこ
とは自明である。すなわち、先の説明のように、高電圧
トランジスタが常にターンオンされているので、所定の
放電信号がＶ１電圧（低電圧トランジスタのしきい値電
圧）に到達する時に、ローカル及びグローバルビットラ
イン上の電圧が放電され始める。したがって、本発明の
放電回路２４０を使用することによって、ビットライン
放電時間が短縮される。
電動作は図２に示したものと類似に実行されるので、そ
れに対する説明は省略する。図４に示したメモリ装置も
図２で説明したものと同一の効果を得ることができるこ
とは自明である。すなわち、先の説明のように、高電圧
トランジスタが常にターンオンされているので、所定の
放電信号がＶ１電圧（低電圧トランジスタのしきい値電
圧）に到達する時に、ローカル及びグローバルビットラ
イン上の電圧が放電され始める。したがって、本発明の
放電回路２４０を使用することによって、ビットライン
放電時間が短縮される。
【００２７】以上、本発明による回路の構成及び動作を
詳述したが、これは一例に過ぎない。したがって、本発
明の技術的思想及び範囲を逸脱しない範囲内で多様な変
化及び変更が可能であることはもちろんである。
詳述したが、これは一例に過ぎない。したがって、本発
明の技術的思想及び範囲を逸脱しない範囲内で多様な変
化及び変更が可能であることはもちろんである。
【００２８】
【発明の効果】上述のように、本発明では、ビットライ
ンと接地電圧との間に直列連結される高電圧トランジス
タと低電圧トランジスタを利用して前記ビットラインの
電圧を放電することによって、低い電源電圧の動作条件
下でビットライン放電時間を短縮できる。そして、ビッ
トライン放電時間の短縮に比例して動作速度を向上させ
ることができる。
ンと接地電圧との間に直列連結される高電圧トランジス
タと低電圧トランジスタを利用して前記ビットラインの
電圧を放電することによって、低い電源電圧の動作条件
下でビットライン放電時間を短縮できる。そして、ビッ
トライン放電時間の短縮に比例して動作速度を向上させ
ることができる。
【図１】読み出し経路による一般的な不揮発性半導体メ
モリ装置を示す回路図。
モリ装置を示す回路図。
【図２】本発明の望ましい実施形態による不揮発性半導
体メモリ装置を示すブロック図。
体メモリ装置を示すブロック図。
【図３】本発明による不揮発性半導体メモリ装置のビッ
トライン放電動作を説明するための動作タイミング図。
トライン放電動作を説明するための動作タイミング図。
【図４】本発明の他の実施形態による不揮発性半導体メ
モリ装置を示すブロック図。
モリ装置を示すブロック図。
１００ メモリ装置
１１０ メモリセルアレイ
１２０ 行デコーダ回路
１３０ 列パスゲート回路
１４０ 列デコーダ回路
１５０ 感知増幅器及び書き込みドライバ回路
１６０ 放電回路
１７０ 放電制御回路
ＢＬ００〜ＢＬｘｊ ビットライン
WＬ０〜WLｉ ワードライン
ＤＴＲ００〜ＤＴＲｘ０ ＮＭＯＳトランジスタ（高電
圧トランジスタ） ＤＴＲ０１〜ＤＴＲｘ１ ＮＭＯＳトランジスタ（低電
圧トランジスタ） Ｖｐｐ 高電圧 ＢＬＤＩＳ０〜ＢＬＤＩＳｎ 放電信号
圧トランジスタ） ＤＴＲ０１〜ＤＴＲｘ１ ＮＭＯＳトランジスタ（低電
圧トランジスタ） Ｖｐｐ 高電圧 ＢＬＤＩＳ０〜ＢＬＤＩＳｎ 放電信号
Claims (14)
- 【請求項１】 メモリセルに連結されたビットライン
と、 第１トランジスタを通じて前記ビットラインに連結され
た感知増幅器と、 前記ビットラインに連結され、放電信号に応答して前記
ビットラインの電圧を放電する放電回路とを含み、 前記放電回路は前記ビットラインと第１電圧との間に直
列連結される第２及び第３トランジスタを含み、前記第
２トランジスタのゲートは第２電圧に連結され、前記第
３トランジスタのゲートは前記放電信号に連結されるこ
とを特徴とする半導体メモリ装置。 - 【請求項２】 前記第１電圧は接地電圧であり、前記第
２電圧は電源電圧より高い電圧であることを特徴とする
請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記第１及び第２トランジスタの各々は
約０．９Ｖのしきい値電圧を有する高電圧トランジスタ
であり、前記第３トランジスタは約０．６Ｖのしきい値
電圧を有する低電圧トランジスタであることを特徴とす
る請求項１に記載の半導体メモリ装置。 - 【請求項４】 前記メモリ装置は約１．８Ｖの電源電圧
で動作することを特徴とする請求項１に記載の半導体メ
モリ装置。 - 【請求項５】 複数のワードライン、複数のビットライ
ン及び前記ワードラインと前記ビットラインの交差領域
にマトリックス形態に配列された複数のメモリセルを有
し、前記ビットラインは複数の入出力グループに分けら
れたメモリセルアレイと、 行アドレス情報に応答して前記ワードラインのうち少な
くとも一つを選択する行選択回路と、 列選択情報に応答して前記各入出力グループのビットラ
インのうち一つを選択する列選択回路と、 この列選択回路によって選択されたビットラインの電圧
変化を感知する感知増幅器回路と、 アドレス遷移検出情報と列アドレス情報に応答して前記
各グループのビットラインに各々対応する放電信号を発
生する放電制御回路と、 前記放電信号に応答して前記ビットラインの電圧を放電
する放電回路とを含み、 前記放電回路は前記ビットラインの入出力グループに各
々対応する複数のビットライン放電ユニットを含み、そ
のビットライン放電ユニットの各々は対応するビットラ
インと接地電圧との間に直列連結された第１及び第２ト
ランジスタを含み、前記第１トランジスタのゲートは電
源電圧より高い電圧に連結され、前記第２トランジスタ
のゲートは対応する放電信号を受け入れるように連結さ
れることを特徴とする不揮発性半導体メモリ装置。 - 【請求項６】 前記第１トランジスタは約０．９Ｖのし
きい値電圧を有する高電圧トランジスタであり、前記第
２トランジスタは約０．６Ｖのしきい値電圧を有する低
電圧トランジスタであることを特徴とする請求項５に記
載の不揮発性半導体メモリ装置。 - 【請求項７】 前記メモリ装置は約１．８Ｖの電源電圧
で動作することを特徴とする請求項５に記載の不揮発性
半導体メモリ装置。 - 【請求項８】 前記メモリ装置はＮＯＲフラッシュメモ
リ装置であることを特徴とする請求項５に記載の不揮発
性半導体メモリ装置。 - 【請求項９】 前記第１及び第２トランジスタの各々は
ＮＭＯＳトランジスタであることを特徴とする請求項５
に記載の不揮発性半導体メモリ装置。 - 【請求項１０】 複数のメモリブロックに分けられ、各
メモリブロックは複数のワードライン、複数のセグメン
トに分けられた複数のローカルビットライン、及び前記
ワードラインと前記ローカルビットラインの交差領域に
マトリックス形態に配列された複数のメモリセルを有す
るメモリセルアレイと、 前記各メモリブロックのローカルビットラインセグメン
トに各々対応し、複数の入出力グループに分けられる複
数のグローバルビットラインと、 前記メモリブロックの各々に対応し、各々が対応するメ
モリブロック内の各セグメントのローカルビットライン
のうち一つを選択する複数の第１列選択回路と、 前記各入出力グループ内のグローバルビットラインのう
ち一つを選択し、選択されたグローバルビットラインを
対応するデータラインに連結する第２列選択回路と、 アドレス遷移検出情報と列アドレス情報に応答して放電
信号を発生する放電制御回路と、 前記放電信号に応答して前記グローバルビットラインの
電圧を放電する放電回路とを含み、 前記放電回路は前記グローバルビットラインの入出力グ
ループに各々対応する複数のビットライン放電ユニット
を含み、そのビットライン放電ユニットの各々は対応す
るグローバルビットラインと接地電圧との間に直列連結
された第１及び第２トランジスタを含み、前記第１トラ
ンジスタのゲートは電源電圧より高い電圧に連結され、
前記第２トランジスタのゲートは対応する放電信号を受
け入れるように連結されることを特徴とする不揮発性半
導体メモリ装置。 - 【請求項１１】 前記第１トランジスタは約０．９Ｖの
しきい値電圧を有する高電圧トランジスタであり、前記
第２トランジスタは約０．６Ｖのしきい値電圧を有する
低電圧トランジスタであることを特徴とする請求項１０
に記載の不揮発性半導体メモリ装置。 - 【請求項１２】 前記メモリ装置は約１．８Ｖの電源電
圧で動作することを特徴とする請求項１０に記載の不揮
発性半導体メモリ装置。 - 【請求項１３】 前記メモリ装置はＮＯＲフラッシュメ
モリ装置であることを特徴とする請求項１０に記載の不
揮発性半導体メモリ装置。 - 【請求項１４】 前記第１及び第２トランジスタの各々
はＮＭＯＳトランジスタであることを特徴とする請求項
１０に記載の不揮発性メモリ装置。
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